高击穿电压的双栅极半导体器件制造技术

一种双栅极半导体器件提供如下高击穿电压，该击穿电压允许对功率应用有用的输出电压的大的偏移。该双栅极半导体器件可以视为包括MOS栅极和结栅极的双栅极器件，其中结栅极的偏置可以是MOS栅极的栅极电压的函数。双栅极半导体器件的击穿电压是MOS栅极和结栅极的击穿电压之和。由于单独的结栅极具有本征高击穿电压，所以双栅极半导体器件的击穿电压大于单独的MOS栅极的击穿电压。双栅极半导体器件与常规晶体管器件相比除了在更高功率水平的可操作性之外还提供改进的RF能力。

【技术实现步骤摘要】

本专利技术总地涉及半导体器件。更具体而言，本专利技术涉及一种为功率应用而配置的半导体器件。
技术介绍
为射频(RF)功率应用而设计的互补金属氧化物半导体(CMOS)器件传统上要求在提高的RF性能比对更高的击穿电压之间的折衷。例如可以通过减小栅极几何尺寸(例如通过使用短沟道长度)来提高CMOS器件的RF性能。然而更小的栅极几何尺寸降低CMOS器件的击穿电压。由于降低的击穿电压在放大器配置中限制可在CMOS器件的输出处获得的电压摆动，所以这样的CMOS器件在功率应用中不太有用。在针对击穿电压问题的一种方案中，可以设计CMOS器件以求电流驱动更大而电压摆幅更小。然而更大电流驱动可能要求CMOS器件中的晶体管的宽度制作得大，因此给驱动电路带来所不希望的电容性负载。针对击穿电压问题的另一方案使用横向扩散金属氧化物半导体(LDMOS)晶体管。LDMOS晶体管在有源区域与漏极之间具有漂移区域。漂移区域为轻度掺杂并且经受最大电压摆幅。由于漂移区域中的掺杂浓度受击穿电压要求限制，所以LDMOS器件折衷更高击穿电压与从漏极流向源极端子的漏极电流的更高总电阻(称为导通状态电阻)。针对击穿电压问题的另一方案使用具有更厚和更高电阻率的衬底的器件。这些器件可以提供更高电压性能但是也引入更高导通状态损耗。这些器件包括降低表面电场(RESURF)器件，其中衬底二极管的耗尽区域与横向二极管的耗尽区域相互作用以降低表面电场。在这些器件中，由于耗尽区域的横向变宽，电压击穿增加。 因此需要一种与常规半导体器件相比提供改进的RF能力和更高功率的高击穿电压的半导体器件。
技术实现思路
本专利技术的实施例包括一种用于控制高击穿电压的双栅极半导体器件的方法。该方法包括形成高击穿电压的双栅极半导体器件，该器件包括在衬底上的金属氧化物半导体栅极和基本上在阱区域中的结栅极，该阱区域基本上在衬底中。该方法还包括基本上在阱区域中形成漏极；基本上在衬底中形成源极；以及将控制电路耦合到结栅极，该控制电路被配置成通过改变结栅极的有效电阻来控制在漏极与源极之间流动的电流。根据本专利技术的另一实施例，一种方法包括通过以下操作来控制高击穿电压的双栅极半导体器件形成具有第一掺杂类型的衬底；基本上在衬底中形成源极，该源极具有第二掺杂类型；在设置于衬底上的氧化物层上形成第一栅极；形成基本上在衬底中并且具有第二掺杂类型的阱区域；基本上在阱区域中形成第二栅极，该第二栅极具有第一掺杂类型；以及基本上在阱区域中形成漏极，该漏极具有第二掺杂类型。该方法还包括将控制电路耦合到第二栅极，该控制电路被配置成通过改变在阱区域中的漏极与源极之间的有效电阻来控制高击穿电压的双栅极半导体器件，其中有效电阻控制在阱区域中的漏极与源极之间流动的电流。本专利技术的实施例包括一种用于功率应用的高击穿电压的双栅极半导体器件，该器件包括衬底，具有第一掺杂类型；源极，基本上形成于衬底中，该源极具有第二掺杂类型；第一栅极，形成在设置于衬底上的氧化物层上；阱区域，具有第二传导类型并且基本上形成于衬底中；以及漏极，基本上形成于阱区域中，该漏极具有第二掺杂类型。本专利技术的实施例还包括第二栅极，基本上形成于阱区域中，该第二栅极具有第一掺杂类型，其中在高击穿电压的双栅极半导体器件中流动的电流响应于向第二栅极施加的电压。附图说明 附图中的元件是为求简化和简洁起见示出，而未按比例绘制。一些元件的尺寸可以相对于其它元件有所扩大以有助于改进对本专利技术各种实施例的理解。图I图示了包括MOS栅极、结栅极和两个相邻N+区域的双栅极半导体器件的示例横截面。图2图示了包括MOS栅极、结栅极和使用传导层来耦合的两个N+区域的双栅极半导体器件的示例横截面。图3图示了包括MOS栅极和结栅极以及设置于MOS栅极与结栅极之间的单个N+区域的双栅极半导体器件的示例横截面。图4图示了处于操作的第二模式中的图3的双栅极半导体器件的示例横截面。图5图示了图I至图2的双栅极半导体器件的示例电路图。图6图示了包括MOS栅极和结栅极的双栅极半导体器件的示例横截面。具体实施例方式一种双栅极半导体器件提供如下高击穿电压，该击穿电压允许对功率应用有用的输出电压的大的偏移。该双栅极半导体器件可以视为包括金属氧化物半导体(MOS)栅极和结栅极的双栅极器件，其中结栅极的偏置可以是MOS栅极的栅极电压的函数。双栅极半导体器件的击穿电压是MOS栅极和结栅极的击穿电压之和。由于单独的结栅极具有本征高击穿电压，所以双栅极半导体器件的击穿电压高于单独的MOS栅极的击穿电压。双栅极半导体器件与常规互补金属氧化物半导体(CMOS)器件相比除了在更高功率水平的可操作性之外还提供提高的RF能力。该双栅极半导体器件可以使用本领域已知的半导体制作技术来基本上于衬底上和/或衬底中制作，并且可以使用用于CMOS和逻辑器件的标准制作工艺，其中对工艺流程的修改很少。MOS栅极可以包括如下金属氧化物半导体结构，该结构在电压施加于MOS栅极时修改半导体结构中的电荷分布，因此控制半导体结构的传导特性。MOS栅极因此可以作为电控制的栅极或者开关来工作。可以在金属氧化物半导体场效应晶体管(MOSFET)器件中发现这一类栅极。结栅极包括半导体材料的沟道的如下区域，该区域具有与沟道的其余区域的掺杂特性相反的掺杂特性，从而当向结栅极施加电压时沟道中的电荷分布被修改并且由此控制沟道的传导特性。结栅极因此可以作为电控制的栅极或者开关来工作。可以在结场效应晶体管(JFET)中发现这一类栅极。结栅极的有效电阻是由结栅极的电压控制的沟道的电阻。可以制作如下双栅极半导体器件，该器件在MOS栅极与结栅极之间包括一个或者多个注入区域。与在MOS栅极与结栅极之间包括一个或者多个注入区域的实施例相比，在MOS栅极与结栅极之间无注入区域的实施例可以提供用于双栅极半导体器件的更高空间密度配置。除了修改在MOS栅极沟道与漂移区域之间的耗尽区域之外，这些各种实施例的操作原理是类似的。图I图示了包括MOS栅极、结栅极和两个相邻N+区域(即，注入区域)的双栅极半导体器件的示例横截面。双栅极半导体器件100可以使用本领域已知的半导体制作技术由掺杂硅、多晶硅、金属以及绝缘层的区域和/或层形成。双栅极半导体器件100包括P-衬底110、形成于P-衬底110中的N-阱120、N+源极130、栅极140、氧化物层150、N+区域160、N+区域162、P+栅极170和N+漏极180。如这里所用，“ + ”符号表明所示传导类型的强掺杂(例如N+表明N型强掺杂)，并且符号表明所示传导类型的弱掺杂(例如P-表明P型弱掺杂)。电信号如Vgl和控制电压Vg2可以分别耦合到栅极140和P+栅极170。电信号也可以使用附加多晶硅层(未示出)或者金属层(未示出)来耦合到N+源极130、N+区域160、N+区域162和N+漏极180，这些层使用本领域已知的半导体制作技术来设置于N+源极130、N+区域160、N+区域162和N+漏极180各自的表面上。双栅极半导体器件100包括由P-衬底110、N+源极130和N+区域160、栅极140和氧化物层150形成的N型MOS场效应晶体管(也称为N沟道M0SFET)。双栅极半导体器件100也包括由P-衬底110、N-阱120、N+区域162、P+栅极1本文档来自技高网...

【技术保护点】
一种器件，包括：衬底；形成在所述衬底内的源区域；第一栅极，包括介电层，设置在所述衬底上并且在所述衬底内形成的、毗邻所述源区域的沟道区域上方，以及导电栅极层，设置在所述介电层上；阱区域，形成在所述衬底内并且包括：漏区域，形成在所述阱区域内，以及第二栅极，形成在所述阱区域内、所述漏区域和所述第一栅极之间；以及导电路径，在所述沟道区域和所述阱区域之间，所述导电路径包括所述阱内的第一掺杂区域、所述阱外并且毗邻所述沟道的第二掺杂区域、以及设置在所述衬底上且与所述第一掺杂区域和所述第二掺杂区域接触的导电层。

【技术特征摘要】

【专利技术属性】
技术研发人员：D·A·马斯利阿，A·G·布拉卡尔，F·C·休恩，P·J·巴劳尔，
申请(专利权)人：ACCO半导体公司，
类型：发明
国别省市：