能够改善等离子体诱导损伤的半导体器件及其制造方法技术

本发明专利技术公开了一种能够改善等离子体诱导损伤的半导体器件及其制造方法。通过在p型半导体衬底的背面形成n型半导体区，并且可选地进一步在该p型半导体衬底的背面形成绝缘层，本发明专利技术可以改善等离子体诱导损伤，从而提高了半导体器件的可靠性。

【技术实现步骤摘要】
能够改善等离子体诱导损伤的半导体器件及其制造方法
本专利技术涉及半导体器件及其制造方法，特别涉及能够改善等离子体诱导损伤的半导体器件及其制造方法。
技术介绍
在半导体制造领域中，离子注入工艺、化学气相沉积工艺、刻蚀工艺和光刻胶的去除工艺等诸多工艺中都会用到等离子体。理论上等离子体总的对外电性应该是呈现中性的，即正离子与负离子是等量的，但是由于等离子体分布不均匀，从而实际上进入衬底的正离子和负离子在局部区域并不是等量的，因此产生大量游离的电荷。衬底上的金属布线或者多晶硅等导体就像天线一样会收集这些游离的电荷，并且很容易在衬底表面形成电荷的积累。这种电荷的积累会影响栅极绝缘层的性能，使栅极绝缘层的各种电学参数(例如绝缘层中的固定电荷、界面态密度、平带电压以及栅极漏电流等)退化，严重时甚至会造成器件的失效，这被称为“等离子体诱导损伤”。尤其是在集成电路制造工艺的后段制程、即形成金属互连线的过程中，使用了电介质化学气相沉积(DCVD)工艺、刻蚀工艺以及物理气相沉积(PVD)工艺等，因此容易遭受等离子体诱导损伤。鉴于上述问题，期望提出一种半导体器件的结构和制造方法来消除或改善等离子体诱导损伤，以便提高半导体器件的可靠性。
技术实现思路
本专利技术的一个目的是消除或改善等离子体诱导损伤，以便提高半导体器件的可靠性。根据本专利技术的第一方面，提出了一种在p型半导体衬底上制造半导体器件的方法，其中所述p型半导体衬底包括正面和背面，所述半导体器件被形成在所述p型半导体衬底的正面上，所述方法包括：在所述p型半导体衬底的正面上形成金属互连线之前，使用n型掺杂剂对所述p型半导体衬底的背面进行掺杂，以在所述p型半导体衬底的背面形成n型半导体区，所述n型半导体区与所述p型半导体衬底形成pn结。优选地，所述方法还包括：在形成所述n型半导体区之后且在形成所述金属互连线之前，在所述n型半导体区的暴露的表面上形成绝缘层。优选地，所述n型掺杂剂包括磷离子。优选地，所述形成n型半导体区的步骤包括利用离子注入方法来注入n型掺杂剂。优选地，所述形成n型半导体区的步骤包括利用离子注入方法来注入磷离子。优选地，形成的n型半导体区的厚度为5-10μm。优选地，所述形成绝缘层的步骤包括利用离子注入方法来从所述n型半导体区的暴露的表面注入氮离子，从而形成硅氮化物膜。优选地，所形成的硅氮化物膜的厚度为不超过5μm。优选地，所述半导体器件包括p型金属氧化物半导体晶体管。根据本专利技术的第二方面，提出了一种在p型半导体衬底上形成的半导体器件，所述p型半导体衬底包括正面和背面，所述半导体器件被形成在所述p型半导体衬底的正面上，其特征在于：在所述p型半导体衬底的背面形成有n型半导体区，其中，所述n型半导体区与所述p型半导体衬底形成pn结。优选地，所述半导体器件还包括在所述n型半导体区上形成的绝缘层。优选地，所述n型半导体区是掺杂有磷离子的半导体区。优选地，所述n型半导体区的厚度为5-10μm。优选地，所述绝缘层包括硅氮化物膜。优选地，所述硅氮化物膜的厚度为不超过5μm。优选地，所述半导体器件包括p型金属氧化物半导体晶体管。本专利技术的一个优点在于，通过在p型衬底的背面形成pn结，能够有效地改善等离子体诱导损伤的问题，并且因此提高半导体器件的可靠性。另外，通过除pn结之外还在p型衬底的背面形成绝缘层，能够进一步改善等离子体诱导损伤并进一步提高半导体器件的可靠性。通过以下参照附图对本专利技术的示例性实施例的详细描述，本专利技术的其它特征及其优点将会变得更为清楚。附图说明参照附图，根据下面的详细描述，可以更加清楚地理解本专利技术。为了清楚起见，图中各个层的相对厚度以及特定区域的相对尺寸并没有按比例绘制。在附图中：图1是根据本专利技术一个实施例的半导体器件在使用n型掺杂剂对p型半导体衬底的背面进行掺杂时的截面示意图；图2是根据本专利技术另一个实施例的半导体器件在形成了n型半导体区之后形成绝缘层时的截面示意图。具体实施方式如上所述，在形成金属互连线的过程中，金属互连线容易收集在等离子体处理时产生的电荷，并在衬底表面形成电荷的积累。积累的电荷会产生电势，从而形成电流，造成等离子体诱导损伤。而在针对上述问题的研究中，本专利技术的专利技术人发现，在p型半导体衬底中，p型金属氧化物半导体晶体管(下文中简称为“PMOS”)容易遭受等离子体诱导损伤，而n型金属氧化物半导体晶体管(下文中简称为“NMOS”)不会遭受等离子体诱导损伤。这是因为，在衬底为p型半导体衬底时，NMOS中的n+区可以与p型半导体衬底形成pn结，从而防止了电势的产生。由此，为了改善PMOS中的等离子体诱导损伤，本专利技术提出，在形成金属互连线之前，在p型衬底的背面形成pn结。这防止了PMOS中的由等离子体诱导的电势的产生，从而改善了等离子体诱导损伤。此外，本专利技术的专利技术人还发现，在p型衬底的背面形成pn结之后，在该p型衬底的背面进一步形成绝缘层能够进一步改善等离子体诱导损伤。下面将参照附图来详细描述本专利技术的各种示例性实施例。以下对示例性实施例的描述仅仅是说明性的，决不作为对本专利技术及其应用或使用的任何限制。本领域中公知的技术可以被应用于没有特别示出或描述的部分。根据本专利技术，提出了一种能够改善等离子体诱导损伤的在p型半导体衬底上形成的半导体器件，其中该半导体器件被形成在该p型半导体衬底的正面上，并且在该p型半导体衬底的背面形成有n型半导体区以便与该p型半导体衬底形成pn结。此外，还可以在该n型半导体区上形成绝缘层，以便进一步改善等离子体诱导损伤。下面参考图1和图2来详细描述能够改善等离子体诱导损伤的半导体器件的制造方法。图1是根据本专利技术一个实施例的半导体器件在使用n型掺杂剂对p型半导体衬底的背面进行掺杂时的截面示意图，而图2是根据本专利技术另一个实施例的半导体器件在形成了n型半导体区之后形成绝缘层时的截面示意图。由于根据本专利技术实施例的在p型半导体衬底的背面形成n型半导体区和绝缘层的步骤均仅仅涉及对p型半导体衬底的背面的处理，并且可以在形成金属互连线之前的形成半导体器件的任何步骤之前或之后来执行，因此为了简单清楚起见，图1和图2仅仅示出了p型半导体衬底101，而没有示出在该p型半导体衬底101正面可能形成的半导体器件的结构。请注意，上述形成n型半导体区和绝缘层的步骤均要在形成金属互连线之前进行，以防止主要由金属互连线引起的等离子体诱导损伤。该半导体器件可以包括PMOS。(半导体器件制造方法的一个实施例)参考图1，p型半导体衬底101被倒置地显示，也就是说，p型半导体衬底101的正面朝下，而其背面朝上，半导体器件被形成在p型半导体衬底101的正面上。根据本专利技术的一个实施例，在p型半导体衬底101的正面上形成金属互连线之前，使用n型掺杂剂对p型半导体衬底101的背面进行掺杂，以在p型半导体衬底101的背面形成n型半导体区102，并且该n型半导体区102与p型半导体衬底101形成pn结。可以例如通过利用离子注入方法注入n型掺杂剂来形成n型半导体区102。所述n型掺杂剂可以是例如磷离子，并且可以通过例如利用离子注入方法注入磷离子来形成n型半导体区102。所形成的n型半导体区102的厚度可以为例如5-10μm。本领域技术人员应理解，所述n型掺杂剂不限于磷离子，而是可以包括任何可用本文档来自技高网...

【技术保护点】
一种在p型半导体衬底上制造半导体器件的方法，其中所述p型半导体衬底包括正面和背面，所述半导体器件被形成在所述p型半导体衬底的正面上，所述方法包括：在所述p型半导体衬底的正面上形成金属互连线之前，使用n型掺杂剂对所述p型半导体衬底的背面进行掺杂，以在所述p型半导体衬底的背面形成n型半导体区，所述n型半导体区与所述p型半导体衬底形成pn结。

【技术特征摘要】
1.一种用于改善等离子体诱导损伤的在p型半导体衬底上制造半导体器件的方法，其中所述p型半导体衬底包括正面和背面，所述半导体器件被形成在所述p型半导体衬底的正面上，所述方法包括：在所述半导体器件形成之后，使用n型掺杂剂对所述p型半导体衬底的背面进行掺杂，以在所述p型半导体衬底的背面中形成n型半导体区，所述n型半导体区与所述p型半导体衬底形成pn结；以及在形成n型半导体区之后，在所述p型半导体衬底的正面上形成金属互连线。2.根据权利要求1所述的方法，还包括：在形成所述n型半导体区之后且在形成所述金属互连线之前，在所述n型半导体区的暴露的表面上形成绝缘层。3.根据权利要求1所述的方法，其中所述n...

【专利技术属性】
技术研发人员：周鸣，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：