抗单粒子辐射MOSFET器件及制备方法技术

抗单粒子辐射MOSFET器件及制备方法，涉及集成电路技术。本发明专利技术包括高浓度衬底、源漏区、外延层、外延层异型阱和外延层同型阱，阱为倒掺杂阱，在漏区的垂直下方设置有部分埋氧层；在外延层同一类型阱的下方设置有与外延层类型相反的埋层，与阱边界形成PN结吸收层。本发明专利技术的有益效果是，单粒子所产生的瞬态电流脉冲时间宽度缩小了一倍，脉冲高度缩小为原来的40%。相对于SOI器件，可有效减弱自热效应以及浮体效应等。

【技术实现步骤摘要】

本专利技术涉及集成电路技术。
技术介绍
抗单粒子CMOS集成电路及制备方法，涉及集成电路
随着空间技术以及核技术的发展，越来越多的电子设备需要在各种辐射环境下应用。同时，随着集成电路特征尺寸的缩小、器件频率的提高以及工作电压的降低，由单粒子所引起的软错误已成为影响集成电路可靠性的主要问题之一。特别是单粒子撞击电路敏感节点所引起的瞬态电流脉冲(SET)，将会引起逻辑电路功能发生错误。在瞬态电流脉冲效应中，电流脉冲的时间宽度是最主要的参数，所以如何降低瞬态电流脉冲宽度是降低软错误率的关键点。 针对由单粒子瞬态电流脉冲所引起的软错误，常用的加固方法可分为工艺加固、器件结构加固、电路级加固以及冗余加固等，本专利技术主要为器件结构加固。在器件结构加固方面，现有的技术主要采用SOI技术。SOI MOS 器件分为部分耗尽(Partially D 印 leted, PD) SOI 和全耗尽(Fulldepleted, FD)S0I两种。但浮体效应是SOI技术的固有难题，它会引起器件阈值电压漂移、寄生双极管效应、翘曲(kink)效应、饱和区输出电阻降低、漏端电流瞬态变化、劣化总剂量等问题。同时，自加热效应也是SOI器件中的一个严重问题。
技术实现思路
本专利技术所要解决的技术问题是，提供一种具有高抗单粒子的CMOS半导体集成电路及其制备方法。本专利技术解决所述技术问题采用的技术方案是，抗单粒子辐射MOSFET器件，包括高浓度衬底、源漏区、外延层、外延层异型阱和外延层同型阱，阱为倒掺杂阱，在漏区的垂直下方设置有部分埋氧层；在外延层同一类型阱的下方设置有与外延层类型相反的埋层，与阱边界形成PN结吸收层。所述倒掺杂阱是指采用先高能量大剂量注入离子到所需的深度，再低能量小剂量注入离子形成的阱。高温退火，离子浓度最高的地方不是在表面，而是位于器件深处。进一步的，所述外延层厚度为O. 5 μ πΓ5 μ m,所述埋层厚度为O. 2 μ πΓ2 μ m,浓度为 lel7cm 3 lel9cm 3。所述部分埋氧层厚度为20ηπΓ2 μ m。可以位于阱中，也可以延伸到阱外，可以是矩形，也可以是多边形，柱形，不规则形状等。本专利技术还提供抗单粒子辐射MOSFET器件制备方法，包括衬底准备、外延层制备、浅槽隔离和P型倒掺杂阱、η型倒掺杂阱制备，其特征在于，在衬底制备以后，在衬底和外延层之间采用光刻工艺制备出与外延层类型相反的埋层；采用先高剂量高能注入离子到所需的深度，然后小剂量低能量注入离子，O. 5^1小时高温推进，形成倒掺杂的阱后，采用高能氧离子选择注入形成部分埋氧层，采用标准CMOS工艺完成器件制备。部分埋氧层的制备步骤为光刻出部分埋氧层的区域，采用低注入剂量的氧离子进行选择注入，注入能量为180keV，此后在含氧量为O. 5%的氩气气氛中进行退火，退火时间为O. 5^8个小时，温度为1350°C，形成厚度为20ηπΓ2μπι左右的埋氧层。本专利技术的有益效果是，单粒子所产生的瞬态电流脉冲时间宽度缩小了一倍，脉冲高度缩小为原来的40%。相对于SOI器件，可有效减弱自热效应以及浮体效应等。以下结合附图和具体实施方式对本专利技术作进一步的说明。附图说明图I为本专利技术所要实现器件的结构示意图。101为高浓度衬底(ρ+或η+)，102为低浓度外延层(P-或η-)，103 (或104)为第一种类型或第二种类型的倒掺杂阱，105为与 外延层反型的埋层(Ρ+或η+)，106为部分埋氧层，可以为矩形，也可以为梯形、多边形、柱形等；107 (或109)为轻掺杂漏注入(P-或η-)，108为源漏区，110为槽隔离，可以为浅槽隔离，也可以为深槽隔离；111或112为阱电位接触，201为阱与埋层形成的PN结。图2为本专利技术所要实现器件的工艺流程示例图。图3为部分耗尽型以及全耗尽型SOI器件的结构示意图。其中，Ca)为部分耗尽SOI，(b)为全耗尽型SOI。图中，201为二氧化硅层。图4为单粒子轰击PN结所产生的漏斗效应原理图。图5为本专利技术的部分埋氧层的工作原理图，可以看出，部分埋氧层的引入可抑制漏斗效应，隔离电子空穴对。图6为本专利技术的阱与埋层PN结收集电子空穴对的工作原理图，可以看出PN结的存在可收集电子空穴对，削弱晶体管敏感节点收集电子空穴对。图7为本专利技术的部分埋氧层的形成示意图。图8为本专利技术与体硅结构器件瞬态电流脉冲的对比图。图9为本专利技术与SOI器件温度效应对比图。图10为本专利技术器件实施例I中倒掺杂P阱浓度示意图。图11为本专利技术在铁电存储器单元结构中的应用实例。具体实施例方式本专利技术的工作原理高能粒子射入微电子器件后，将损失能量，由于高能粒子的直接作用以及二次离子的作用，导致目标材料电离，在其轨迹上产生大量的电子空穴对。没有电场时电离的电子空穴对都将重新复合，对电路的正常操作没有影响。但存在电场时，粒子轨迹上的电子空穴对将会分离，被电极收集形成瞬时电流。电荷收集过程一般包括电子-空穴对在耗尽区的漂移、漏斗区的漂移以及扩散过程，如图4所示。在微电子器件中，反偏p/n结是电荷收集的敏感区域。这是因为反偏p/n结的耗尽区分布有很强的电场，该电场将通过电荷漂移收集电荷。在有反向偏压的情况下，由于粒子轨迹上有高浓度的电子空穴对，耗尽层被中和，空间电荷区域被压缩。当耗尽层进一步消失时，由于失去该层的屏蔽作用，反偏p/n结区域近似于导体，偏压产生的电场推进到衬底内部，其电场等位线也向下沿着粒子轨迹延伸到耗尽层下数微米，成“漏斗”状，称之为漏斗效应。漏斗效应增加了电荷收集深度，使总的电荷收集量要比耗尽层中淀积的电荷高很多。本专利技术通过采用部分埋氧层，抑制了漏斗效应，如图5所示，降低了电荷的收集，降低单粒子所产生的瞬态脉冲电流的高度，而采用埋层与阱所形成的PN结，如图6所示，收集电荷，有效降低脉冲电流的宽度。借助Synopsys公司的三维器件仿真软件ISE对本专利技术器件结构进行了仿真，构建了 130nm的NMOS器件，设定NMOS管为关断状态，漏端为敏感结点，仿真当能量为LET=10MeV-cm2/mg的单粒子轰击漏端PN结时,漏端电流的变化情况,与体娃结构进行比较，结果如图8所示，可以看出本专利技术提供的结构，单粒子所产生的瞬态电流脉冲时间宽度缩小了一倍，脉冲高度缩小为原来的40%。另外，对本专利技术所提出的结构的温度效应进行了仿真，结果如图9所示，可以看出相对于SOI器件，可有效减弱自热效应。 本专利技术针对CMOS半导体集成电路在单粒子辐射环境下产生单粒子效应，特别是瞬态电流脉冲效应而提出一种能有效提高其抗单粒子性能的器件结构技术。该技术采用的部分埋氧层的制作方法通过以下实施例详细描述，且以下实施例仅是说明性的，本专利技术并不受这些实施例的限制。实施例I衬底为ρ+型硅片101，为硼掺杂，浓度为lel8Cm_3 ;砷掺杂，形成η+埋层105，厚度为I μ m，浓度为6el8Cm_3 ;外延生长厚度约4. O μ m的外延层102，硼掺杂，浓度为lel6cm_3 ；光刻出N阱区，首先进行剂量为5el3Cnr2，能量为2MeV的磷掺杂，而后再次进行能量为O. 75MeV，剂量为5el2cm_2磷掺杂；光刻出P阱区，先进行剂量为8el3cm_2，能量为I. 5MeV的硼掺杂，而后再次进行能量为O. 3MeV本文档来自技高网...

【技术保护点】
抗单粒子辐射MOSFET器件，包括高浓度衬底（101）、源漏区、外延层（102）、外延层异型阱（103）和外延层同型阱（104），其特征在于，阱为倒掺杂阱；在漏区的垂直下方设置有部分埋氧层（106）；在与外延层同一类型阱的下方设置有与外延层（102）类型相反的埋层（105），与阱边界形成PN结吸收层。

【技术特征摘要】

【专利技术属性】
技术研发人员：翟亚红，李平，李威，胡滨，辜科，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：