本发明专利技术提供一种集成电路、同步模块、电子装置及相关方法，集成电路包含至少一功能模块，用于接收一参考时钟信号；门控元件用于对该参考时钟信号进行门控；以及同步模块，包含：触发器元件，用于接收与该参考时钟信号异步的一请求，以及响应该请求设置一使能信号至该至少一功能模块；以及一同步元件，用于接收该使能信号，以及响应该使能信号设置如下：设置该门控元件为非门控该参考时钟信号；以及于该参考时钟信号被非门控之后，同步化该参考时钟信号的初始时钟周期。本发明专利技术能够消除可能因异步非门控而引起的任何小突波，降低功耗和噪声。
【技术实现步骤摘要】
本专利
关于ー种集成电路(integrated circuit)、同步模块(synchronisation module)、电子装置及相关方法。本专利技术可应用于,但不局限于应用于ー种可同步ー异步时钟请求的方法及装置中。
技术介绍
在数字电子装置的
中，同步电路 是ー种由时钟信号来同步各个部分的数字电路。对于许多数字应用，例如，移动通信(mobile communications)等领域中的数字应用来说，要求数字电子装置满足小功耗限制的需求。门控时钟(clock gating)应用于同步电路中，以用来降低动态功率损耗(dynamicpower dissipation)的一种常见的技术。通过在电路中增加逻辑来减少时钟树(clocktree)，门控时钟节省了功率。时钟树的减少禁用了部分电路，从而使得储存单元无需进行状态切換。当未被开启时，一储存单元的切換功耗为零，仅会引起泄漏电流(leakagecurrents)。门控时钟的另一好处在干，电子装置内的噪声同样得到減少。一数字电子装置通常可以包含多个时钟域(clock domains),其中，姆ー时钟域包含ー个或多个同步电路，该些同步电路被同步至至少一共同參考时钟信号。不同时钟域之间的同步是数字设计中的普遍需求。然而，当为了维持功率及噪声至最小值而使多个时钟域为非连续时，例如应用门控时钟技术或类似技术时，在不同时钟域间保持同步将变得困难。举例来说，异步“唤醒(waking-up) ”ー门控时钟域会在初始时钟周期里引起一小突波(runt pulse)。再举例来说,该小突波可能包含一部分脉动,该部分脉动能够在时钟域中触发状态切換，但是不足以在不充足的持续期间允许足够的时间以使信号完全传送通过时钟域逻辑。在每ー时钟域里維持至少ー个时钟有效，可以使得在不同时钟域之间的同步操作得以维持，同时还能避免小突波的出现。举例来说，可以在每一时钟域中提供一在下游电路中使用门控时钟技术的參考时钟，以降低功率及噪声。然而，由于需要在每ー时钟域均維持ー參考时钟信号，这种方法限制了时钟域内的门控时钟的有效性。在时钟供给(clock supply)模块的来源端实施门控时钟技术,可以使上述门控时钟技术及时钟域的功耗的优点得到最大化。通常来说，上述时钟供给模块的来源端门控需要该时钟源维持连续的逻辑(sequential logic),以使该时钟供应模块的同步非门控能够响应ー异步请求的，从而减缓上述小突波的问题。然而，时钟源(clock source)中的上述连续的逻辑会在灵敏电路中产生不想要的噪声，以及，若在时钟产生器不产生该连续的逻辑则会于时钟供应模块的异步非门控后的第一个周期时产生小突波。另ー移除小突波的方法包括通过ー控制模块的输出时钟取样ー请求信号以产生ー请求，以及使用一组触发器(flip-flops)来延迟时钟门的输出以移除该小脉动。然而该方法涉及到触发器被非时钟信号时钟化。由于将非时钟信号耦接于时钟引脚(clock pins)将违背设计原则，从而将导致一潜在问题，因此若上述来源端是来自解码逻辑将会导致一技术问题从而被视为糟糕的设计。对于连续异步时钟来说，亚稳态滤波器是ー简单的解决方法，例如，其依序使用一对触发器。上述參考时钟接着通过上述同步控制信号能被本地门控。然而，上述方法中由于该发送时钟及该接收时钟必须在同一时刻，因此其需要多个连续时钟，从而限制了门控制时钟的有效性。从而，亟需ー种改进装置及方法以同步化ー异步时钟请求。
技术实现思路
有鉴于此，本专利技术致力于减轻、缓和或消除上述提及的一个或多个缺陷，提供了一种集成电路、同步模块、电子装置及相关方法。—方面，本专利技术实施例提供ー种集成电路，包含至少一功能模块，用于接收至少ー 參考时钟信号；至少ー门控元件，用于对该至少ー參考时钟信号进行门控制运作；以及至少一同步模块，该至少一同步模块包含至少ー触发器元件，用于为该至少一功能模块接收至少ー请求，以及响应接收到的该至少ー请求，设置至少ー使能信号至该至少一功能模块，该至少一请求与该至少一功能模块中的至少ー參考时钟信号间为异步关系；以及至少一同步元件，用于接收该至少一使能信号，以及响应于该至少ー使能信号以作出如下设置设置该至少一门控元件为非门控该至少ー參考时钟信号；以及于该至少ー參考时钟信号被非门控之后，同步化该至少一功能模块接收到的该參考时钟信号的一初始时钟周期。另ー方面，本专利技术实施例提供ー种集成电路，包含至少ー触发器元件，用于为该至少一功能模块接收至少ー请求，以及响应接收到的该至少ー请求，设置至少ー使能信号至该至少一功能模块，该至少ー请求与该至少一功能模块中的至少ー參考时钟信号间为异步的；以及至少一同步元件，用于接收该至少一使能信号，以及响应于该至少ー使能信号以作出如下配置设置该至少ー门控元件为非门控该至少ー參考时钟信号；以及于该至少一參考时钟信号被非门控之后，同步化该至少一功能模块接收到的该參考时钟信号的ー初始时钟周期。再一方面，本专利技术实施例提供一种电子装置，包含至少一功能模块，用于接收至少ー參考时钟信号；至少ー门控元件，用于对该至少ー參考时钟信号进行门控制运作；以及至少一同步模块，该至少一同步模块包含至少ー触发器元件，用于为该至少一功能模块接收至少ー请求，以及响应接收到的该至少ー请求，设置至少ー使能信号至该至少一功能模块，该至少ー请求与该至少一功能模块中的至少ー參考时钟信号间为异步关系；以及至少一同步元件，用于接收该至少一使能信号，以及响应于该至少ー使能信号以作出如下设置设置该至少ー门控元件为非门控该至少ー參考时钟信号；以及于该至少ー參考时钟信号被非门控之后，同步化该至少一功能模块接收到的该參考时钟信号的一初始时钟周期。又一方面，本专利技术实施例提供ー种同步ー异步时钟信号的方法，该方法包含为至少一功能模块接收至少ー请求，该至少一请求与该至少一功能模块中的至少ー參考时钟信号间系异步的；作为对接收到的该至少ー请求的响应，设置至少ー使能信号至该至少一功能模块；以及响应于该至少ー使能信号以作出如下设置设置该至少ー门控元件为非门控该至少ー參考时钟信号；以及于该至少ー參考时钟信号被非门控之后，同步化该至少一功能模块接收到的该參考时钟信号的一初始时钟周期。本专利技术实施例的集成电路、同步模块、电子装置及相关方法，能够同步化一异步时钟请求，并消除可能因异步非门控而引起的任何小突波，进ー步降低功耗和噪声。附图说明图I为依据本专利技术ー实施例的电子装置的简单模块示意图；图2为依据本专利技术实施例的ー时钟域的简单模块示意图；图3为依据本专利技术ー实施例的同步模块的模块示意图；图4为依据本专利技术ー实施例的触发器元件的模块示意图；图5为依据本专利技术ー实施例的同步元件的模块示意图；图6为依据本专利技术ー实施例的同步ー异步时钟请求的方法的简单流程示意图；·图7为依据本专利技术另一实施例的同步ー异步时钟请求的方法的简单流程示意图。具体实施例方式本专利技术实施例虽然依据无线通信单元进行了描述，但是本领域技术人员需要了解的是，本文所描述的专利技术概念并不局限于应用在任何电子装置中，例如，一多时钟域中。在大部分应用中，依据本专利技术实施例的同步模块的应用有效地实现了ー种对异步时钟请求进行同步化的方法。该方法包括在至少一功能模块接收至少ー请求，该至少一请本文档来自技高网...
【技术保护点】
一种集成电路，其特征在于，包含：至少一功能模块，用于接收至少一参考时钟信号；至少一门控元件，用于对该至少一参考时钟信号进行门控制操作；以及至少一同步模块，该至少一同步模块包含：至少一触发器元件，用于为该至少一功能模块接收至少一请求，以及响应接收到的该至少一请求，设置至少一使能信号至该至少一功能模块，该至少一请求与该至少一功能模块中的至少一参考时钟信号之间是异步关系；以及至少一同步元件，用于接收该至少一使能信号，以及响应于该至少一使能信号以作出如下设置：设置该至少一门控元件以非门控该至少一参考时钟信号；以及在该至少一参考时钟信号被非门控之后，同步化该至少一功能模块接收到的该参考时钟信号的一初始时钟周期。
【技术特征摘要】
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【专利技术属性】
技术研发人员：大卫·史蒂芬·艾维，
申请(专利权)人：联发科技新加坡私人有限公司，
类型：发明
国别省市：
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