一种具有源极沟槽的沟槽式功率半导体元件的制造方法，首先，形成至少二个栅极沟槽于基材内；然后，依序形成介电层与多晶硅结构于栅极沟槽内；随后，形成至少一个源极沟槽于相邻二个栅极沟槽之间；接下来，依序形成介电层与第二多晶硅结构于源极沟槽内，并且第二多晶硅结构位于源极沟槽的下部分；接下来，去除部分第二介电层以裸露源极区与本体区；最后，于源极沟槽内填入一导电结构，以电性连接第二多晶硅结构、本体区与源极区。本发明专利技术提供的具有源极沟槽的沟槽式功率半导体元件的制造方法，可以有效缩减相邻栅极沟槽间的距离，以达到降低导通电阻的目的。
【技术实现步骤摘要】
本专利技术涉及一种沟槽式功率半导体元件的制作方法，特别涉及一种具有源极沟槽的沟槽式功率半导体元件的制作方法。
技术介绍
导通电阻(Rds (on))的表现是评价沟槽式功率半导体元件的一个重要参数。导通电阻的改善有助于减少电路操作的导通损失(conductive loss)。不过,对于沟槽式功率半导体元件来说，导通电阻会同时受到沟槽式功率半导体元件的耐受电压(即崩溃电压(breakdown voltage))的限制。亦即，若是通过增加磊晶层的厚度与阻值来提高沟槽式功 率半导体元件的耐受电压，同时会造成导通电阻的上升而增加导通损失。为了改善此问题，如图I所示，公开号6710403的美国专利，揭示在其栅极沟槽的两侧分别制作一填有多晶硅材料的源极沟槽的技术，以降低沟槽式功率半导体元件的导通电阻。不过，此技术需要至少三道微影步骤，分别定义栅极沟槽12、源极沟槽14与源极掺杂区16。由于这些微影步骤并非采用自对准技术，因而容易导致对准误差的产生，进而影响所设定的崩溃电压。此外，在此沟槽式功率半导体元件的源极沟槽14的两侧，还需要保留足够范围的重掺杂区18，以降低本体与金属层的接触电阻。这些重掺杂区18与源极沟槽14的制作，会限制相邻栅极沟槽12的间隔距离，而影响沟槽式功率半导体元件的密度，进而影响其导通电阻。
技术实现思路
有鉴于此，本专利技术的主要目的是提出一种具有源极沟槽的沟槽式功率半导体元件及其制作方法，可以减少对准误差造成的影响，同时可以降低重掺杂区与源极沟槽的制作对于导通电阻的不利影响。为达到上述目的，本专利技术提供一种。此沟槽式功率半导体元件的制造方法至少包括下列步骤(a)提供一基材；(b)形成至少二个栅极沟槽于基材内；(c)形成一第一介电层覆盖栅极沟槽的内侧表面；(d)形成一第一多晶硅结构于栅极沟槽内；(e)形成至少一个源极沟槽于相邻二个栅极沟槽之间；(f)形成一第二介电层覆盖源极沟槽的内侧表面；(g)形成一第二多晶硅结构于源极沟槽的下部分；(h)形成一本体区于相邻栅极沟槽间，本体区的深度小于源极沟槽的深度；(i)形成一源极区于本体区的上部分；(j)去除部分第二介电层以裸露源极区与本体区；以及(k)于源极沟槽内填入一导电结构，以电性连接本体区与源极区。本专利技术可以有效缩减相邻栅极沟槽间的距离，以达到降低导通电阻的目的。关于本专利技术的优点与精神可以借助以下的专利技术详述及所附附图得到进一步的了解。附图说明图I为一典型沟槽式功率半导体元件的示意图；图2A至图2H显示本专利技术的第一实施例；图3A至图3D显示本专利技术的第二实施例；图4A至图4D显示本专利技术的第三实施例；图5显示本专利技术的第四实施例； 图6A至图6C显示本专利技术的第五实施例；图7A至图7C显示本专利技术的第六实施例；图8显示本专利技术的第七实施例；主要元件附图标记说明栅极沟槽12源极沟槽14源极掺杂区16重掺杂区18基板100磊晶层110栅极沟槽120第一介电层130第一多晶硅结构140本体区I5O源极掺杂区160层间介电结构172重掺杂区179源极沟槽170第二介电层174第二多晶硅结构176，176’导电结构180层间介电结构272源极沟槽270第二介电层274第二多晶硅结构276层间介电结构372源极沟槽370第二介电层374第二多晶硅结构376蚀刻后层间介电结构372’接触窗378重掺杂区379，379’重掺杂区479源极沟槽470 第二介电层374，474，674层间介电结构372层间介电结构572间隔层573源极沟槽570第二介电层574第二多晶硅结构576间隔层673第二介电层674层间介电结构672重掺杂区679源极沟槽670具体实施例方式图2A至图2H显示本专利技术的第一实施例。首先，如图2A所不，形成一 N型嘉晶层110 (以下简称嘉晶板)于一 N型基板100上，以构成一基材(base)。随后，以微影蚀刻方式，形成多个栅极沟槽120于嘉晶层110内。接下来，全面形成一第一介电层130覆盖栅极沟槽120的内侧表面。然后，形成一第一多晶硅结构140于栅极沟槽120内。然后，如图2C所示，以离子植入步骤全面植入P型掺杂物，以形成P型本体区150于相邻栅极沟槽120之间。然后，以另一道离子植入步骤全面植入N型掺杂物，以形成N型源极掺杂区160于P型本体区150 (以下简称本体区)的上部分。接下来，如图2D所不,形成一层间介电结构172覆盖第一多晶娃结构140。此层间介电结构172并具有开口对准相邻栅极沟槽120间的本体区150的中央位置，以定义源极沟槽的位置。随后，如图2E所示，以层间介电结构172为屏蔽，植入P型掺杂物于本体区150内，以形成一 P型重掺杂区179 (以下简称重掺杂区)于源极掺杂区160的下方。接下来，如图2F所示，通过此层间介电结构172蚀刻磊晶层110，形成一源极沟槽170贯穿本体区150。也就是说，源极沟槽170的深度大于本体区150的深度。值得注意的是，在此蚀刻步骤后，仍然留有部分重掺杂区179于源极沟槽170的侧边。此外，在本实施例中，源极沟槽170的深度大于栅极沟槽120的深度。然后，全面形成一第二介电层174覆盖层间介电结构172与源极沟槽170的裸露表面。接下来，沉积多晶硅材料于源极沟槽170内，并施以回蚀步骤去除多余的多晶硅材料，以形成一第二多晶硅结构176于源极沟槽170的一下部分。此第二多晶硅结构176的上表面位于本体区150底部的上方，但与源极掺杂区160的上表面保留有一预设距离，以利于后续源极接触窗的制作。随后，如图2G所示，以蚀刻方式去除裸露于外的第二介电层。使源极沟槽170两侧的本体区150与源极掺杂区160裸露于外。然后，如图2H所示，填入导电结构180(例如一源极金属层)于源极沟槽170内，以电性连接第二多晶硅结构176、本体区150与源极掺杂区160。本实施例所称的N型与P型为说明本案专利技术之用，而非以限制本专利技术。本专利技术当然可适用于制造沟槽式功率半导体元件于P型基板上。图3A至图3D显示本专利技术的第 二实施例。图3A的步骤承接本专利技术第一实施例的图2B的步骤。如图3A所示，在形成本体区150之前,本实施例先形成层间介电结构272于第一多晶娃结构140上方，以定义源极沟槽于相邻栅极沟槽120间。此层间介电结构272可以是一硬质氧化图案层(hard mask)。然后，如图3B所示，通过层间介电结构272以蚀刻方式形成源极沟槽270于磊晶层110内。在本实施例中，源极沟槽270的深度大于栅极沟槽120的深度。然后,全面形成一第二介电层274覆盖层间介电结构272与源极沟槽270的裸露表面。接下来，沉积多晶硅材料于源极沟槽270内，并施以回蚀步骤去除多余的多晶硅材料，以形成一第二多晶娃结构276于源极沟槽270的一下部分。此第二多晶娃结构276的上表面与磊晶层110的上表面之间保留有一预设距离，以利于后续源极接触窗的制作。接下来，如图3C所示，以蚀刻方式去除裸露于外的第二介电层274，同时去除覆盖于第一多晶硅结构140上方的层间介电结构272，以裸露位于源极沟槽270与栅极沟槽120间的磊晶层110。随后，如图3D所示，以离子植入方式，依序形成本体区150与源极掺杂区160于源极沟槽270与栅极沟槽120间。值得注意的是本文档来自技高网...
【技术保护点】
一种具有源极沟槽的沟槽式功率半导体元件的制造方法，其特征在于，至少包括下列步骤：提供一基材；形成至少二个栅极沟槽于该基材内；形成一第一介电层覆盖所述栅极沟槽的内侧表面；形成一第一多晶硅结构于该栅极沟槽内；形成至少一个源极沟槽于相邻的该二个栅极沟槽之间；形成一第二介电层覆盖该源极沟槽的内侧表面；形成一第二多晶硅结构于该源极沟槽的下部分；形成一本体区于所述栅极沟槽间，该源极沟槽的深度大于该本体区的深度；形成一源极区于该本体区的上部分；去除部分该第二介电层以裸露该源极区与该本体区；以及于该源极沟槽内填入一导电结构，以电性连接该本体区与该源极区。
【技术特征摘要】
【专利技术属性】
技术研发人员：叶俊莹，许修文，
申请(专利权)人：科轩微电子股份有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。