本发明专利技术提供了一种SiGe外延层的外延生长方法，该方法应用于PMOS的源、漏极区域的SiGe外延层填充，通过向反应腔中同时通入含Ge元素的反应气体和含碳气体，在硅衬底表面的源、漏极区域表面选择性外延生长含碳的SiGe外延层，该方法在保证SiGe外延层中Ge元素含量的前提下，增加了SiGe外延层的临界厚度并且避免应变松弛的发生，提高了PMOS的载流子迁移率。
【技术实现步骤摘要】
本专利技术涉及一种半导体制造方法，特别涉及。
技术介绍
目前，半导体制造工业主要在硅衬底的晶片(wafer)器件面上生长器件，例如，金属氧化物半导体场效应晶体管(Metal-Oxide Semiconductor Field Effect Transistor,MOSFET)器件结构包括有源区、源极、漏极和栅极，其中，所述有源区位于半导体硅衬底中，所述栅极位于有源区上方，所述栅极两侧的有源区中进行离子注入形成源极和漏极，栅极下方具有导电沟道，所述栅极和导电沟道之间有栅极电介质层。根据离子注入的不同类型，空穴型金属氧化物半导体场效应晶体管(PMOS)和电子型金属氧化物半导体场效应晶体管(NMOS)。多年以来，沿着摩尔定律提供的途径，人们一直采用对MOSFET进行等比例微缩来增加器件速度，然而随着MOSFET尺寸的缩小，常规的等比例微缩方法遇到了以短沟道效应为核心的一系列问题。例如，电源电压的等比例缩小在降低动态功耗的同时如何增大驱动电流(Idsat)密度的问题，因此如何提高载流子迁移率(PM0S内的空穴和NMOS内的电子)成为保持MOSFET性能的关键。由于无应变的硅衬底中空穴的平均迁移率比电子低三倍，所以提高PMOS导电沟道内的空穴迁移率成为关注的焦点。近年来,应变工程技术(strain engineering)被认为是一个将摩尔定律延伸的关键技术之一。所谓应变技术，即通过引入局部单向拉伸或压缩型应力到MOSFET的导电沟道，提升MOSFET的导电沟道内载流子迁移率，从而在栅极电介质层厚度变薄或保持不变的情况下使驱动电流大幅增长，最终提高MOSFET的器件性能。对硅衬底中的导电沟道而言，能够产生局部单向应变的可用结构有SiGe和SiyC1+必须针对PMOS和NMOS分别设计局部单向应变的结构。其中，对PMOS引入压缩型应力增加空穴的迁移率称为局部单向压缩型应变，而对NMOS引入拉伸型应力提高电子的迁移率称为局部单向拉伸性应变。目前得到应用的应变工程技术主要有沉积拉伸或压缩型应力的氮化硅(SiN)覆盖层；在浅沟槽隔离(STI)和金属化前电介质(PMD)结构中增加拉伸或压缩型应力的氧化物层，以及锗硅(SiGe)外延层填充刻蚀或升高的源、漏极区域。SiGe外延层填充刻蚀的源、漏极区域(Recessed SiGe S/D)是一种被广泛应用的应变工程技术，该方法先部分刻蚀去除PMOS器件结构中栅极两侧的源、漏极，再通过选择性外延生长的方法在刻蚀后的源、漏极上方生长SiGe外延层，由SiGe外延层导入的压缩型应力被传导至MOSFET的导电沟道，最终提高PMOS中空穴的迁移率。在PMOS的源、漏极区域选择性外延生长SiGe外延层具有以下几个优点第一，如上文所述，SiGe的晶格常数不同于Si从而使硅衬底中的导电沟道产生应变，用于提高空穴载流子的迁移率；第二，SiGe具有比Si更小的禁带宽度，这样在半导体和硅化物(Silicide)之间的势垒降低；第三，锗增加了掺杂元素(dopant)在Si中的溶入从而减小了源、漏极区域的电阻以及扩散电阻，并减小了硼元素(B)的扩散。正是这三个因素，提升了 MOSFET的驱动电流，增加了器件速度。许多因素会影响源、漏极上方的SiGe外延层对导电沟道施加的压缩性应力，既敏感于MOSFET的几何尺寸，也敏感于具体的生产工艺。对于MOSFET的几何尺寸，包括沟道长度，器件宽度，栅极至STI的距离以及栅极周围侧墙(spacer)的厚度。对于具体的工艺参数所产生的沟道应力则主要取决于三个方面=SiGe中Ge的含量；源、漏极区域刻蚀的深度以及刻蚀的形状。现有技术中在PMOS的源、漏极区域选择性外延生长SiGe外延层工艺包括以下3个步骤，结合图2 4说明现有技术中外延生长SiGe外延层的工艺流程步骤100、根据半导体工艺需要对晶片进行预处理；本步骤中，对晶片的预处理包括去除硅衬底表面的氧化层以及杂质，对于重掺杂·的硅衬底则必须考虑是否需要背封(backseal)以减少后续选择性外延生长过程中的自掺杂现象。一般都需要通入氢气(H2)并烘烤(bake)的步骤，其目的在于原位(in-situ)去除硅衬底表面的氧化层和其他杂质，为后续的外延沉积准备洁净的硅衬底表面。步骤101、硅衬底200表面的源、漏极区域刻蚀凹槽201后，在凹槽201表面生长SiGe种子层204，形成如图2所示的剖面结构示意图；本步骤中，如图2所示，有源区之间是STI207隔离，有源区中的源极和漏极位于栅极203和栅极203下方的栅氧化层202两侧的硅衬底200中，在源、漏极区域的硅衬底200中刻蚀形成凹槽201，凹槽201的形状为Σ型或U型，本实例以图示的Σ型为例说明；凹槽201表面生长的SiGe种子层204，其中的Ge含量低于后续步骤102中形成的SiGe外延层中的Ge含量，Ge含量较小的SiGe种子层204的晶格常数更接近硅衬底200中硅的晶格常数，作为选择性外延生长Ge含量较大的SiGe外延层过程中的缓冲层，有利于得到高质量的SiGe外延层，生长SiGe种子层204的方法和后续步骤102相同，都采用选择性外延生长工艺，具体步骤为现有技术，不再赘述。需要注意的是，本步骤并不是进行选择性外延生长SiGe外延层之前的必要步骤，也可以省略该步骤。步骤102、在SiGe种子层204表面选择性外延生长锗硅外延层306，填充硅衬底200的凹槽，形成如图3所示的剖面结构示意图；外延生长设备一般为反应腔，将晶片放入反应腔后，向反应腔中通入反应气体305并加热，使反应气体在硅衬底200的凹槽201中生长需要的晶体结构，本实施例中，SiGe层填充凹槽201，其上表面与硅衬底200表面齐平，低于栅氧化层202的高度。在PMOS的源、漏极区域生长SiGe外延层306通常用选择性外延工艺。所谓选择性外延工艺是指我们期望SiGe外延层306仅沉积在凹槽201中露出的硅衬底200表面(或者步骤101中外延生长的SiGe种子层204表面)，而在有源区周围的隔离区，例如STI207和栅极203表面没有形核或生长。由于晶片上会同时制作成百上千个器件，为了每个MOSFET能够独立于其他器件工作，由同样位于硅衬底200中的隔离区(PN结隔离、局部氧化隔离或STI)将有源区分立出来，使MOSFET之间互不干扰。对于选择性外延生长SiGe外延层306，反应气体105包括沉积气体和刻蚀气体两部分，通过调节作为沉积气体的硅烷(SiH4)和锗烷(GeH4)混合气体与作为刻蚀气体的氯化氢气体(HCl)的流量比例，实现对局部单向应变的精确控制，使得最终在隔离区上的刻蚀速率大于沉积速率，SiGe层306在凹槽201中的沉积速率尽可能最大化，从而实现了低压化学气相沉积工艺的选择性。在100秒之内将反应腔中的晶片加热到1100°C以上，利用先进的温度探测装置能将工艺温度误差控制在几度以内，反应气体的流量则可通过质量流量计(MFC)精准控制。步骤103、SiGe外延层306上生长盖层408，形成如图4所示的剖面结构示意图；本步骤中，SiGe外延层306上生长的盖层408材料是SiGe或Si，最终形成盖层408的高度大于栅氧化层202的高度。盖层408的作用是为后续在源、漏极区域本文档来自技高网...
【技术保护点】
一种锗硅外延层生长方法，提供一具有硅衬底的晶片，所述硅衬底中具有PMOS的源极和漏极区域刻蚀的凹槽，其特征在于，该方法还包括，所述晶片放入反应腔后，所述反应腔中通入含锗元素的反应气体的同时通入含碳气体，在所述源极和漏极区域的所述凹槽中选择性外延生长含碳的锗硅外延层。
【技术特征摘要】
【专利技术属性】
技术研发人员：涂火金，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：
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