基于DIF的基-2并行FFT处理器及其处理方法技术

本发明专利技术公开了一种基于DIF的基-2并行FFT处理器及其处理方法，该处理器包括并行FFT输入运算器、旋转因子模块和FFT处理器；所述并行FFT输入运算器包括2M路并行的加减法器、以及用以实现时序同步的延时单元，其中M为非负整数；所述FFT处理器包括2M路并行的FFTIP核；2M路并行的加减法器与2M路并行的FFTIP核一一对应相连；每一路加减法器的输出序列与旋转因子模块中的相应旋转因子相乘后均输入给与自身对应相连的一路FFTIP核；所述延时单元设置在并行FFT输入运算器中的加减法器的输入端、或/和输出端。本发明专利技术所述的基于DIF的基-2并行FFT处理器将长序列分裂成短序列，并由多个FFTIP核并行实现短序列的FFT，线性提高了处理速度和系统吞吐量。

【技术实现步骤摘要】

本专利技术属于信号与信息处理
，涉及一种FFT处理器，尤其涉及一种基于DIF的基-2并行FFT处理器及其处理方法。
技术介绍
FFT在数字信号处理领域有着非常广泛的应用，但长序列FFT运算量很大，实现比较困难。随着高速器件的发展，关于如何快速实现长序列FFT这方面的研究很多，各种各样的实现方法也相继出现。例如使用多个专用芯片来构成并行结构以快速实现长序列FFT,但这种方法是基于专用芯片的，灵活性不足。近年来FPGA器件发展迅速，其可编程重构特性使得它在许多领域得到了越来越广泛的应用。Xilinx公司Virtex-II系列FPGA内部集成了大量专用乘法器(Block Multiplier)、大量块RAM (Block RAM)以及丰富的逻辑门资源，这使得它非常适合实现FFT这种需要大量乘法器、大量块RAM和寄存器的设计。理论上FFT算法有两种，即按时间抽取法DIT(Decimation-In-Time)和按频率抽取法(Decimation-In-Freqency),两种算法没有本质上的区别，只是复数加减法与旋转因子乘法的次序有区别，两种方法的运算量是一样的。但在实现方式上，两者的蝶形运算结构不同。为了提高长序列FFT的处理速度和系统吞吐量(Throughput)，本专利技术分析并设计了一种基于DIF方法的适合于FPGA实现的并行FFT。
技术实现思路
本专利技术所要解决的技术问题是提供一种基于DIF的基-2并行FFT处理器，该并行FFT处理器可线性提高处理速度；此外，本专利技术还提供一种基于DIF的基-2并行FFT处理器的处理方法，该方法也可以线性提高处理速度。为解决上述技术问题，本专利技术采用如下技术方案。一种基于DIF的基-2并行FFT处理器，包括并行FFT输入运算器、旋转因子模块和FFT处理器；所述并行FFT输入运算器包括2M路并行的加减法器、以及用以实现时序同步的延时单元，其中M为非负整数；所述FFT处理器包括2m路并行的FFT IP核；2M路并行的加减法器与0路并行的FFT IP核对应相连；每一路加减法器的输出序列与旋转因子模块中的相应旋转因子相乘后均输入给与自身对应相连的一路FFT IP核；所述延时单元设置在并行FFT输入运算器中的加减法器的输入端、或/和输出端。作为本专利技术的一种优选方案，所述基于DIF的基-2并行FFT处理器的输入序列长为K · 2M，其中K为正整数，所述FFT IP核所处理的序列的长度为K。作为本专利技术的另一种优选方案，所述旋转因子模块中存储有旋转因子查找表。一种基于DIF的基-2并行FFT处理器的处理方法，包括以下步骤步骤一，将长度为K· 2"点的序列x(n)平均分为2"组序列，即x(n), x(n+K),X (η+2Κ)，…，X (η+ (2Μ_1)K)，其中K为正整数，M为非负整数；步骤二，将所述2m组序列同步输入到并行FFT输入运算器中，所述并行FFT输入运算器包括2M路并行的加减法器；步骤三，将通过并行FFT输入运算器计算得到的2M组加减结果乘以旋转因子模块中存储的对应的旋转因子，获得2M组乘积结果；步骤四，将所述2m组乘积结果分别输入到长度为K的FFT IP核进行FFT处理，得到长度为K的FFT结果；把2m路的FFT结果首尾相连起来，即获得输入序列的FFT结果。作为本专利技术的一种优选方案，所述基于DIF的基-2并行FFT处理器的输入序列长为K · 2M，其中K为正整数，所述FFT IP核所处理的序列的长度为K。作为本专利技术的另一种优选方案，所述旋转因子模块中存储有旋转因子查找表。作为本专利技术的再一种优选方案，所述并行FFT输入运算器中的加减法器的输入·端、或/和输出端设有用以实现时序同步的延时单元。本专利技术的有益效果在于本专利技术所述的基于DIF的基-2并行FFT处理器将长序列分裂成短序列，并由多个FFT处理器并行实现短序列的FFT，从而线性提高了处理速度和系统吞吐量。附图说明图I为本专利技术所述的基于DIF的基-2并行FFT处理器的结构示意图；图2为实施例二所述的基于DIF的基-2并行FFT处理器的结构示意图；图3为一个标准的按频率抽取法(DIF)的N = 16点FFT运算流程图。主要组件符号说明I、并行FFT输入运算器；2、旋转因子模块；3、FFT处理器；11、加减法器；12、延时单元；31、FFT IP 核。具体实施例方式下面结合附图对本专利技术的具体实施方式作进一步详细说明。实施例一本实施例提供一种基于DIF的基-2并行FFT处理器，如图I所示，包括并行FFT输入运算器I、旋转因子模块2和FFT处理器3 ;所述并行FFT输入运算器I包括2M路并行的加减法器11和延时单元12，其中M为非负整数；所述FFT IP核3包括2M路并行的FFTIP核31 ;2m路并行的加减法器11与2m路并行的FFT IP核31 —一对应相连；每一路加减法器11的输出序列与旋转因子模块2中的相应旋转因子相乘后均输入给与自身对应相连的一路FFT IP核31。所述基于DIF的基-2并行FFT处理器的输入序列长为K ·2Μ，其中K为正整数，所述FFTIP核31所处理的序列的长度为K。所述旋转因子模块2中存储有旋转因子查找表。所述并行FFT输入运算器I中的加减法器11的输入端、或/和输出端设有用以实现时序同步的延时单元12。所述基于DIF的基-2并行FFT处理器的处理方法为步骤一，将长度为K · 2Μ点的序列X (η)平均分为2Μ组序列，即χ (η)，χ (η+Κ)，X (n+2K)，…，χ (η+ (2Μ_1) K)，其中K为正整数，M为非负整数；步骤二，将所述2μ组序列同步输入到并行FFT输入运算器中，所述并行FFT输入运算器包括2Μ路并行的加减法器； 步骤三，将通过并行FFT输入运算器计算得到的2Μ组加减结果乘以旋转因子模块中存储的对应的旋转因子，获得2Μ组乘积结果；步骤四，将所述2μ组乘积结果分别输入到长度为K的FFT IP核进行FFT处理，得到长度为K的FFT结果，把2Μ路的FFT结果首尾相连起来，即获得输入序列的FFT结果。其中FFT处理器包括2μ路并行的FFT IP核，每路FFT IP核处理一组乘积结果。实施例二本实施例提供了一种基于DIF的基-2并行FFT处理器，如图2所示，其与实施例一的区别在于并行FFT输入运算器包括4路并行的加减法器，FFT处理器包括4路并行的FFT IP核；基于DIF的基-2并行FFT处理器的输入序列长为N。图3显示了一个标准的按频率抽取法(DIF)的N = 16点FFT运算流程图，其中前面两级之后的数据流程在水平上明显地分成四个独立单元(如图3中虚线所示)，每个单元独立地实现Ν/4点的FFT，从而构成一个四路并行的结构。因此，可以用四个Ν/4点的FFT单元来并行计算N点的FFT，即所谓并行结构的FFT。然后设计一个特定结构的运算电路来处理最初的两级。下面对本实施例所述的基于DIF的基-2并行FFT处理器的设计过程进行详细描述设计一个适合于FPGA实现的并行DIF方式FFT处理器的关键是设计前面提到的特定结构的运算电路，而标准的FFT单元设计将不在这里阐述，本专利技术采用专用FFT IP核来实现短序列(长度为Ν/4)的FFT处理。对于长度为N的序列χ (η)，设其对应的F本文档来自技高网...

【技术保护点】
一种基于DIF的基?2并行FFT处理器，其特征在于：包括并行FFT输入运算器、旋转因子模块和FFT处理器；所述并行FFT输入运算器包括2M路并行的加减法器、以及用以实现时序同步的延时单元，其中M为非负整数；所述FFT处理器包括2M路并行的FFT?IP核；2M路并行的加减法器与2M路并行的FFT?IP核一一对应相连；每一路加减法器的输出序列与旋转因子模块中的相应旋转因子相乘后均输入给与自身对应相连的一路FFT?IP核；所述延时单元设置在并行FFT输入运算器中的加减法器的输入端、或/和输出端。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄正，
申请(专利权)人：上海华魏光纤传感技术有限公司，
类型：发明
国别省市：