一种电容及其制作方法技术

本发明专利技术公开了一种电容及其制作方法，该电容采用低压正硅酸乙酯-低压氮化硅-低压正硅酸乙酯的结构，取代现有ONO电容中氧化层-氮化层-氧化层的结构，具有较高的单位电容值。另外在制作该低压正硅酸乙酯-低压氮化硅-低压正硅酸乙酯结构时，由于采用温度相对较低的低压化学气相沉积方法制作而成，因此其整个工艺产生的热量相对较低，不足以使半导体器件产生偏移，更不会使得栅极金属层或金属化硅层产生剥落。因而本发明专利技术的电容及其制作方法，可以较好的应用在0.5μm及以下的PIP电容工艺中去。

【技术实现步骤摘要】

本专利技术涉及，尤其涉及一种多晶硅-绝缘层-多晶硅电容及其制作方法。
技术介绍
在现在的大规模集成电路制造工艺中，多晶硅-绝缘层-多晶硅(Poly-Insulator-Poly, PIP)电容被广泛使用。目前主流的0.5um Mix PIP工艺中，普遍米用低压正娃酸乙酯(Low Pressure Tetraethyl Orthosilicate, LPTE0S)作为中间绝缘层，但是该种电容的单位电容值只有0. 72fF/um2,已经成为制约芯片集成度的一个因素，因而制造具有更高单位电容值的电容成为业界关注的焦点。提高电容值的方法有两种，一种是将原先厚度为400埃左右的LPTEOS层变薄，但 是变薄后电容的击穿电压会明显降低，不利于器件的使用。另一种是寻找其他绝缘层结构代替现有的LPTEOS层。氧化层-氮化层-氧化层(Oxide-Ntride-Oxide, 0N0)电容作为一种具有高电容值的电容已经被普遍使用。请参见图1，图I是目前现有的一种0Ν0电容结构的剖面图。如图所示，该0Ν0电容10从下到上依次具有第一多晶硅层11，该第一多晶硅层11作为0Ν0电容10的下极板；三明治结构的中间介质层12，该介质层12包括位于第一多晶硅层11上的第一氧化层121,位于该第一氧化层121上的氮化层122,以及位于氮化层122上的第二氧化层123 ;第二多晶硅层13，该第二多晶硅层13作为0Ν0电容的上极板。这种0Ν0结构的电容能够提供大于I. 6Ff/um~2的单位电容值，是比较理想的半导体电容。然而将这种结构的电容运用的0. 5um及以下的PIP工艺中去时，却会带来一些缺陷，主要表现为第一、制作该三明治结构的步骤包括采用干氧氧化的方式在第一多晶硅层11上生长第一氧化层121，具体为在900°C的温度下，将衬底材料置于高温扩散炉中，通高纯氧气，氧化时间为70 90分钟；然后采用低压化学气相沉积方法在上述第一氧化层121上沉积一层氮化硅层122，沉积温度在700 800°C ;最后在氮化硅层122上采用湿氧氧化的方式生长第二氧化层123，具体为使用高纯度的氢气和氧气燃烧形成的水蒸汽，对氮化硅122表面氧化，氧化温度为920°C，氧化时间为100 140分钟。可以看出制作这三层材质都需要高温处理，会对整个工艺的热过程贡献非常多，所有器件将会有不同程度的偏移；第二、由于作为下极板的第一多晶硅层11通常是与MOS管的栅极共享的，按照现有MOS管工艺，往往需要在该栅层多晶硅上再制作一层金属或者金属化硅，这层金属或金属化硅，在长时间的高温作用下，很容易脱落，以硅化钨为例，在通氧的情况下，当温度超过800°C时，就比较容易从多晶硅上脱落，从而影响整个器件的质量。因此开发一种具有高单位电容值，并且其制作工艺能够应用到0. 5um及以下的半导体制作工艺中去的电容成了迫切需要解决的一个问题
技术实现思路
有鉴于此，本专利技术提出，该电容具有较高的单位电容值，该电容制作方法中，在制作电容的中间介质层时，产生总体热量相对较低，不足以使半导体器件发生偏移，也不会使栅极金属层或金属化硅层产生剥落。根据本专利技术的目的提出的一种电容，包括上极板、下极板以及中间介质层，所述中间介质层包括位于下极板上的第一低压正硅酸乙酯层、位于第一低压正硅酸乙酯层上的低压氮化硅层和位于低压氮化硅层上的第二正硅酸乙酯层。可选的，所述下极板为第一多晶硅层，所述上极板为第二多晶硅层。可选的，所述下极板还包括金属层或金属化娃层，位于该第一多晶娃层和该第一低压正硅酸乙酯层之间。可选的，所述金属层或金属化层为铝、钨或者硅化钨中的一种。 可选的，所述电容设置在一具有栅氧层和栅极层的半导体衬底上，其中所述电容的下极板与所述半导体衬底的栅极层为同一层。根据本专利技术的目的提出的一种电容的制作方法，包括步骤I)提供一半导体衬底材料，在该半导体衬底材料上先后制作栅氧层和栅极多晶硅层，其中该栅极多晶硅层作为电容的下极板；2)采用低压化学气相沉积方法，在栅极多晶硅层上沉积第一低压正硅酸乙酯层；3)采用低压化学气相沉积方法，在所述第一低压正硅酸乙酯层上沉积低压氮化硅层；4)采用低压化学气相沉积方法，在所述氮化硅层上沉积第二低压正硅酸乙酯层；5)采用低压化学气相沉积方法，在所述第二低压正硅酸乙酯层上沉积第二多晶硅层，该第二多晶硅层为电容的上极板。可选的，在所述栅极多晶硅层和第一正硅酸乙酯层中，进一步包括沉积一层金属层或者金属化娃层。可选的，所述金属层或者金属化硅层为铝、钨或者硅化钨中的一种。可选的，所述第一正硅酸乙酯层和第二正硅酸乙酯层的沉积温度在620度。 可选的，所述氮化硅层的沉积温度在700度。可选的，在步骤5之后还包括刻蚀工艺，即将除了电容区域以外的其他第二多晶硅层和第一低压正硅酸乙酯层、低压氮化硅层以及第二低压正硅酸乙酯层刻蚀去除。可选的，当在栅极多晶硅层和第一低压正硅酸乙酯中设置一层金属层或金属化硅层时，还包括去除除了电容区域以外的其他金属层或金属化硅层。上述的电容，采用低压正硅酸乙酯-低压氮化硅-低压正硅酸乙酯的结构，取代现有ONO电容中氧化层-氮化层-氧化层的结构，使得本专利技术的电容具有较高的单位电容值。另外在制作该低压正硅酸乙酯-低压氮化硅-低压正硅酸乙酯结构时，由于采用温度相对较低的低压化学气相沉积方法制作而成，因此其整个工艺产生的热量相对较低，不足以使半导体器件产生偏移，更不会使得栅极金属层或金属化硅层产生剥落。因而本专利技术的电容及其制作方法，可以较好的应用在O. 5um及以下的PIP电容工艺中去。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图I图I是目前现有的一种ONO电容结构的剖面图。图2是本专利技术的电容结构的剖面图。图3A-3B分别是本专利技术的电容在表面不同点上测得的C-V曲线图和B-V曲线图。图4是本专利技术的电容制作方法的流程示意图。图5是在栅极上具有金属层或金属化硅层的电容结构剖面图。具体实施例方式正如
技术介绍
部分所述，以单纯的LPTEOS层作为介质层的PIP电容，其单位电容值已经不能满足现有的半导体集成工艺的需求。而ONO结构的电容，虽然拥有较高的单位电容值属性，但是在其制作过程中，由于氧化层-氮化层-氧化层这三层介质层都需要在较高的温度下形成，对整个半导体工艺的热贡献非常多，这些热量会导致半导体器件出现不同程度的偏移。另外在一些栅层多晶硅上需要制作金属层或金属化硅层的MOS管工艺中，由ONO结构所产生的热量会导致这层金属或金属化硅产生剥落的现象，并影响整个半导体器件的质量。有鉴于此，本专利技术提出了一种新的电容及其生产方法，该电容不仅具有较高的单位电容值，并且在其制作过程中所产生的热量要远远小于现有的ONO结构的电容所产生的热量，从而减少整个半导体制程工艺中热贡献对半导体器件的影响。下面将结合附图，对本专利技术的具体实施方式做详细说明。请参见图2，图2是本专利技术的电容结构示意图。如图所示，电容110制作在一具有栅氧层101和栅极多晶娃层102的半导体衬底100上,该本文档来自技高网...

【技术保护点】
一种电容，包括上极板、下极板以及中间介质层，其特征在于：所述中间介质层包括位于下极板上的第一低压正硅酸乙酯层、位于第一低压正硅酸乙酯层上的低压氮化硅层和位于低压氮化硅层上的第二低压正硅酸乙酯层，所述第二低压正硅酸乙酯位于上极板的下方。

【技术特征摘要】
1.一种电容，包括上极板、下极板以及中间介质层，其特征在于所述中间介质层包括位于下极板上的第一低压正硅酸乙酯层、位于第一低压正硅酸乙酯层上的低压氮化硅层和位于低压氮化硅层上的第二低压正硅酸乙酯层，所述第二低压正硅酸乙酯位于上极板的下方。2.如权利要求I所述的电容，其特征在于所述下极板为第一多晶硅层，所述上极板为第二多晶硅层。3.如权利要求2所述的电容，其特征在于所述下极板还包括金属层或金属化硅层，位于该第一多晶娃层和该第一低压正娃酸乙酯层之间。4.如权利要求3所述的电容，其特征在于所述金属层或金属化层为铝、钨或者硅化钨中的一种。5.如权利要求I所述的电容，其特征在于所述电容设置在一具有栅氧层和栅极层的半导体衬底上，其中所述电容的下极板与所述半导体衬底上的栅极层为同一层。6.一种电容的制作方法，其特征在于包括步骤1)提供一半导体衬底材料，在该半导体衬底材料上先后制作栅氧层和栅极多晶硅层， 其中该栅极多晶硅层作为电容的下极板；2)采用低压化学气相沉积方法，在栅极多晶硅层上沉积第一低压正硅酸乙酯层；...

【专利技术属性】
技术研发人员：秦仁刚，王德进，何波涌，
申请(专利权)人：无锡华润上华半导体有限公司，
类型：发明
国别省市：