半导体集成电路制造技术

本发明专利技术公开了一种半导体集成电路，包括：第一焊盘，所述第一焊盘被配置成接收第一电压；第二焊盘，所述第二焊盘被配置成接收第二电压；内部电压发生电路，所述内部电压发生电路被配置成在测试模式期间响应于第二电压而产生具有与第一电压相同的电压电平的第三电压；以及内部电路，所述内部电路被配置成在正常模式期间使用第一电压和第二电压来执行正常操作而在测试模式期间使用第二电压和第三电压来执行测试操作。

【技术实现步骤摘要】
本专利技术的示例性实施例涉及一种半导体设计技术，且更具体而言，涉及一种半导体集成电路。
技术介绍
根据本专利技术的技术的半导体集成电路可以包括半导体存储器，诸如动态随机存取存储器(DRAM)。 图I是示出使用外部电源电压和内部电源电压的现有的双数据速率3动态随机存取存储(DDR3 DRAM)器件的框图。参见图1，DDR3 DRAM器件10包括电源电压焊盘12、升压器14和内部电路16。电源电压焊盘12从外部接收电源电压VDD。升压器14将经由电源电压焊盘12施加的电源电压VDD升高以产生电压电平高于电源电压VDD的电压电平的升压电压VPP。内部电路16基于电源电压VDD和升压电压VPP来执行指定的操作。图2是示出使用外部电源电压和内部电源电压的现有的DDR4 DRAM器件的框图。参见图2，DDR4 DRAM器件20包括电源电压焊盘22、升压器焊盘24和内部电路26。电源电压焊盘22从外部接收电源电压VDD。升压器焊盘24从外部接收电压电平高于电源电压VDD的电压电平的升压电压VPP。内部电路26基于经由电源电压焊盘22和升压器焊盘24接收的电源电压VDD和升压电压VPP来执行指定的操作。简言之，与DDR3 DRAM器件10相比，对于正常操作，DDR4 DRAM器件20可以不包括升压器14。然而，如在正常模式中一样，即使在测试模式中，DDR4 DRAM器件20仍要从外部接收电源电压VDD和升压电压VPP两者。这是因为DDR4 DRAM器件20不包括用于产生升压电压VPP的升压器。由于这种原因，探针测试器件将通道分配给DDR4DRAM器件20的电源电压焊盘22和升压器焊盘24，以在测试模式中提供电源电压VDD和升压电压VPP。为所述焊盘分配通道意味着与探针测试器件电连接以接收来自探针测试器件的相应的电源和信号。因为DDR4 DRAM器件20具有分配了通道的增加数目的焊盘22和24，所以减少了在测试模式中要同时测试的DRAM器件的数目。因此，会增加生产成本和时间来执行测试操作。
技术实现思路
本专利技术的一个实施例涉及一种半导体集成电路，所述半导体集成电路包括最小数目的在测试模式期间要被分配通道的焊盘。本专利技术的另一个实施例涉及一种半导体集成电路，所述半导体集成电路在正常模式中具有稳定的电源，同时占有最小的面积。根据本专利技术的一个实施例，一种半导体集成电路包括第一焊盘，所述第一焊盘被配置成接收第一电压；第二焊盘，所述第二焊盘被配置成接收第二电压；内部电压发生电路，所述内部电压发生电路被配置成在测试模式期间响应于第二电压而产生具有与第一电压相同的电压电平的第三电压；以及内部电路，所述内部电路被配置成在正常模式期间使用第一电压和第二电压来执行正常操作而在测试模式期间使用第二电压和第三电压来执行测试操作。根据本专利技术的另一个实施例，一种半导体集成电路包括第一焊盘，所述第一焊盘被配置成接收第一电压；第二焊盘，所述第二焊盘被配置成接收具有高于第一电压的电压电平的第二电压；内部电压发生电路，所述内部电压发生电路被配置成响应于第二电压而产生第三电压，其中，所述第三电压在正常模式期间具有低于第一电压的电压电平而在测试模式期间具有与第一电压相同的电压电平；以及内部电路，所述内部电路被配置成在正常模式期间使用第一电压至第三电压来执行正常操作而在测试模式期间使用第二电压和第三电压来执行测试操作。·根据本专利技术的另一个实施例，一种半导体集成电路包括第一焊盘，所述第一焊盘被配置成在半导体集成电路的正常模式中接收第一电压；第二焊盘，所述第二焊盘被配置成在半导体集成电路的正常模式和测试模式中接收第二电压；以及内部电压发生电路，所述内部电压发生电路被配置成响应于第二电压而产生第三电压，其中，所述第三电压在正常模式期间具有低于第一电压的电压电平而在测试模式期间具有与第一电压相同的电压电平。附图说明图I是现有的双数据速率3动态随机存取存储(DDR3 DRAM)器件的框图。图2是现有的DDR4 DRAM器件的框图。图3是根据本专利技术的第一实施例的DRAM器件的框图。图4是根据本专利技术的第二实施例的DRAM器件的框图。图5是说明图4所示的测试电源电压发生电路的框图。图6是根据本专利技术的第三实施例的DRAM器件的框图。图7是说明图6所示的电源电压发生电路的框图。图8是说明图7所示的第一可变电阻器的框图。具体实施例方式下面将参照附图更详细地描述本专利技术的示例性实施例。但是，本专利技术可以用不同的方式实施，而不应解释为限定于本专利技术提供的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并向本领域技术人员充分传达本专利技术的范围。在说明书中，相同的附图标记在本专利技术的各个附图和实施例中表示相同的部分。在本专利技术的以下实施例中，以动态随机存取存储(DRAM)器件为例进行描述。图3是根据本专利技术的第一实施例的DRAM器件的框图。参见图3，DRAM器件100包括升压电压焊盘110、电源电压焊盘120、升压电压发生电路130以及内部电路140。升压电压焊盘110在正常模式期间从外部接收升压电压VPP而在测试模式期间不接收升压电压VPP。电源电压焊盘120在正常模式和测试模式两者中都从外部接收电源电压VDD。升压电压发生电路130通过响应于测试模式信号TM将电源电压VDD升高而产生电压VPP，所述电压VPP具有与在正常模式中经由升压电压焊盘110从外部施加来的升压电压VPP相同的电压电平。内部电路140在正常模式中通过使用经由升压电压焊盘110接收的升压电压VPP和经由电源电压焊盘120接收的电源电压VDD来执行指定的操作，而在测试模式中通过使用经由电源电压 焊盘120接收的电源电压VDD和由升压电压发生电路130产生的升压电压VPP来执行指定的操作。升压电压VPP具有高于电源电压VDD的电压电平。下文描述了具有上述结构的根据本专利技术的第一实施例的DRAM器件100的操作。因为在正常模式中，升压电压VPP和电源电压VDD两者都是从外部接收的，所以内部电路140通过经由升压电压焊盘110和电源电压焊盘120直接接收升压电压VPP和电源电压VDD来执行指定的操作。在这种状态下，因为测试模式信号TM被去激活，所以升压电压发生电路130处在禁止状态。然而，在测试模式中，从外部将电源电压VDD施加到电源电压焊盘120。此外，因为在测试模式中测试模式信号TM被激活，所以升压电压发生电路130被使能以将电源电压VDD升高并产生升压电压VPP。结果，内部电路140通过使用经由电源电压焊盘120接收的电源电压VDD和在升压电压发生电路130中产生的升压电压VPP来执行指定的操作。根据上述的本专利技术的第一实施例，因为在测试模式期间可以不将测试通道分配给用于接收升压电压VPP的焊盘，所以可以增加同时测试的DRAM器件的数目。图4是根据本专利技术的第二实施例的DRAM器件的框图。图5是说明图4所示的测试电源电压发生电路的框图。本专利技术的第二实施例提供了面积比根据第一实施例的DRAM器件小的DRAM器件。根据本专利技术的第一实施例的DRAM器件的升压电压发生电路130可以包括泵浦电路(pumping circuit)，并且泵浦电路一般具有占据大面积的特征。另一方面，根据本专利技术的第二实施例的DRAM器件可以采用下文描述的降压变换器型本文档来自技高网...

【技术保护点】
一种半导体集成电路，包括：第一焊盘，所述第一焊盘被配置成接收第一电压；第二焊盘，所述第二焊盘被配置成接收第二电压；内部电压发生电路，所述内部电压发生电路被配置成在测试模式期间响应于所述第二电压而产生具有与所述第一电压相同的电压电平的第三电压；以及内部电路，所述内部电路被配置成在正常模式期间使用所述第一电压和所述第二电压来执行正常操作，而在所述测试模式期间使用所述第二电压和所述第三电压来执行测试操作。

【技术特征摘要】
2011.07.26 KR 10-2011-00741881.一种半导体集成电路，包括 第一焊盘，所述第一焊盘被配置成接收第一电压； 第二焊盘，所述第二焊盘被配置成接收第二电压； 内部电压发生电路，所述内部电压发生电路被配置成在测试模式期间响应于所述第二电压而产生具有与所述第一电压相同的电压电平的第三电压；以及 内部电路，所述内部电路被配置成在正常模式期间使用所述第一电压和所述第二电压来执行正常操作，而在所述测试模式期间使用所述第二电压和所述第三电压来执行测试操作。2.如权利要求I所述的半导体集成电路，其中，所述内部电压发生电路包括泵浦电路，所述泵浦电路响应于测试模式信号而产生电压电平高于所述第二电压的所述第三电压。3.如权利要求I所述的半导体集成电路，其中，所述内部电压发生电路包括降压变换器型电路，所述降压变换器型电路响应于测试模式信号而产生电压电平低于所述第二电压的所述第三电压。4.如权利要求3所述的半导体集成电路，其中，所述内部电压发生电路包括 第一分压器，所述第一分压器被配置成通过以第一分压比将所述第二电压分压而产生参考电压； 第二分压器，所述第二分压器被配置成通过以第二分压比将所述第三电压分压而产生反馈电压； 比较器，所述比较器被配置成响应于所述测试模式信号而比较所述反馈电压与所述参考电压；以及 驱动器，所述驱动器被配置成响应于所述比较器的输出信号而将所述第二电压提供给所述第三电压的端子。5.—种半导体集成电路，包括 第一焊盘，所述第一焊盘被配置成接收第一电压； 第二焊盘，所述第二焊盘被配置成接收具有高于所述第一电压的电压电平的第二电压； 内部电压发生电路，所述内部电压发生电路被配置成响应于所述第二电压而产生第三电压，其中，所述第三电压在正常模式期间具有低于所述第一电压的电压电平而在测试模式期间具有与所述第一电压相同的电压电平；以及 内部电路，所述内部电路被配置成在所述正常模式期间使用所述第一电压至所述第三电压来执行正常操作，而在所述测试模式期间使用所述第二电压和所述第三电压来执行测试操作。6.如权利要求5所述的半导体集成电路，其中，所述第一电压和所述第三电压的端子相互电连接。7.如权利要求5...

【专利技术属性】
技术研发人员：尹相植，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：