本发明专利技术提供一种配线方法，在露出多个连接端子(101a、102a)的半导体装置(1)的表面形成绝缘层(103)，在绝缘层(103)的表面形成树脂覆膜(104)，从树脂覆膜(104)的表面侧形成深度与树脂覆膜(104)的厚度相同或者超过厚度的沟(105)，使其通过连接对象的连接端子附近，并且从该附近通过部分形成到达连接对象的连接端子的连通孔(106、107)，在沟(105)以及连通孔(106、107)的表面使镀敷催化剂或镀敷催化剂前躯体沉积，通过使树脂覆膜(104)溶解或溶胀以除去树脂覆膜(104)，通过进行化学镀，仅在镀敷催化剂或者由镀敷催化剂前躯体形成的镀敷催化剂残留的部分形成镀膜，由此设置具有主体部和分支部的配线(108)，主体部位于绝缘层(103)表面，分支部从主体部分支并延伸至绝缘层(103)内部并且到达连接对象的连接端子(101a、102a)。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种配线方法，详细而言是用于通过配线将在构造物表面露出的多个被连接部相互连接的配线方法，以及利用该配线方法在表面设置了配线的构造物、半导体装置、配线基板、存储卡、电气器件、模块及多层电路基板。
技术介绍
近年来，伴随着电气/电子领域中的配线电路的高密度化，配线宽度的细线化和配线间隔的狭窄化正在进步。但是，配线间隔变得越窄，相邻的配线间越容易发生短路或迁移。 作为应对该问题的技术，专利文献I中记载了在绝缘基材表面形成溶胀性树脂覆膜，从该溶胀性树脂覆膜的外表面形成深度为覆膜的厚度以上的沟，使催化物金属沉积于该沟的表面以及溶胀性树脂覆膜的表面，使溶胀性树脂覆膜溶胀并从绝缘基材表面剥离后，仅在催化物金属残留的部分形成化学镀膜(electroless plating film)。根据该技术，能够高精度地维持电路图案的轮廓，抑制短路或迁移的发生。但是，利用专利文献I中记载的技术，在将在构造物表面露出的多个被连接部用配线相互连接时，有时会阻碍配线电路的高密度化。另外，非专利文献I中记载了用密封树脂密封通过金线等进行了线焊(wirebonding)的半导体装置的技术。专利文献I :日本专利公开公报特开2010-50435号(第0014段)非专利文献I :在2010年5月12至14日于札幌召开的“ICEP2010”，2010年5月12日发表的演讲 “Advanced QFN Package for Low Cost and High Performance Solution/Andy Tseng, Bernd Appelt, Yi-Shao Lai, Mark Lin, Bruce Hu, Jff Chen, Sunny Lee，，的参考散发资料
技术实现思路
本专利技术的目的在于将露出于构造物表面的多个被连接部用配线相互连接时，能够不阻碍配线电路的高密度化。另外，本专利技术的目的还在于在用密封树脂密封构造物时，能够抑制由密封树脂的压力造成的配线的短路、切断或损伤。本专利技术涉及一种配线方法，用于通过配线将在构造物的表面露出的多个被连接部相互连接，包括绝缘层形成工序，在露出多个被连接部的构造物的表面形成绝缘层；以及配线形成工序，设置具有主体部和分支部的配线，所述主体部位于绝缘层表面，所述分支部从该主体部分支并延伸至绝缘层内部、并且到达连接对象的被连接部。本专利技术涉及一种表面设有配线的构造物，绝缘层形成在露出多个被连接部的构造物表面，配线主体部被设置在所述绝缘层表面，配线分支部从所述配线主体部分支，所述配线分支部延伸至绝缘层内部、并且到达连接对象的被连接部。本专利技术涉及一种半导体装置，半导体芯片搭载在绝缘基材上、并且露出设置于所述绝缘基材的连接端子和设置于所述半导体芯片的连接端子的构造物的表面形成有绝缘层，配线主体部设置在所述绝缘层表面，配线分支部从所述配线主体部分支，所述配线分支部延伸至绝缘层内部、并且到达绝缘基材的连接端子及/或半导体芯片的连接端子。本专利技术涉及一种配线基板，半导体装置安装在印刷配线板上、并且露出设置于所述印刷配线板的连接端子和设置于所述半导体装置的连接端子的构造物的表面形成有绝缘层，配线主体部被设置在所述绝缘层表面，配线分支部从所述配线主体部分支，所述配线分支部延伸至绝缘层内部、并且到达印刷配线板的连接端子及/或半导体装置的连接端子。本专利技术涉及一种存储卡，存储包安装在支撑体上、并且露出设置于所述支撑体的连接端子和设置于所述存储包的连接端子的构造物的表面形成有绝缘层，配线主体部被设置在所述绝缘层表面，配线分支部从所述配线主体部分支，所述配线分支部延伸至绝缘层 内部、并且到达支撑体的连接端子及/或存储包的连接端子。本专利技术涉及一种电气器件，无源元件搭载在绝缘基材上、并且露出设置于所述绝缘基材的连接端子和设置于所述无源元件的连接端子的构造物的表面形成有绝缘层，配线主体部被设置在所述绝缘层表面，配线分支部从所述配线主体部分支，所述配线分支部延伸至绝缘层内部、并且到达绝缘基材的连接端子及/或无源元件的连接端子。本专利技术涉及一种模块，电气器件安装在支撑体上、并且露出设置于所述支撑体的连接端子和设置于所述电气器件的连接端子的构造物的表面形成有绝缘层，配线主体部设置在所述绝缘层表面，配线分支部从所述配线主体部分支，所述配线分支部延伸至绝缘层内部、并且到达支撑体的连接端子及/或电气器件的连接端子。本专利技术涉及一种多层电路基板，多个电路基板以多层重叠的状态结合、并且露出设置于所述电路基板的连接端子的构造物的表面形成有绝缘层，配线主体部设置在所述绝缘层表面，配线分支部从所述配线主体部分支，所述配线分支部延伸至绝缘层内部、并且到达互不相同的电路基板的连接端子，所述电路基板的连接端子是电路基板的内部电路的端部。本专利技术涉及一种半导体装置，多个半导体芯片以多层重叠的状态搭载在绝缘基材上、并且露出设置于所述半导体芯片的连接端子的构造物的表面形成有绝缘层，配线主体部被设置在所述绝缘层表面，配线分支部从所述配线主体部分支，所述配线分支部延伸至绝缘层内部、并且到达互不相同的半导体芯片的连接端子。通过以下的详细记载和附图，使本专利技术的上述以及其他的目的、特征、局面和优点更加明确。附图说明图I是本专利技术的第一实施方式所涉及的配线方法的工序说明图。图2是图I的配线方法中的配线形成工序的更详细的工序说明图。图3是本专利技术的第二实施方式所涉及的配线方法的工序说明图。图4是本专利技术的第三实施方式所涉及的配线方法的工序说明图。图5是本专利技术的第四实施方式所涉及的配线方法的工序说明图。图6是本专利技术的第五实施方式所涉及的半导体装置的俯视图。图7是本专利技术的第六实施方式所涉及的半导体装置的部分透视立体图。图8是本专利技术的第七实施方式所涉及的配线方法的工序说明图。图9是本专利技术的第八实施方式所涉及的配线基板的纵剖视图。图10是本专利技术的第九实施方式所涉及的存储卡的纵剖视图。图11是本专利技术的第十实施方式所涉及的电气器件的纵剖视图。图12是本专利技术的第十一实施方式所涉及的模块的纵剖视图。 图13是本专利技术的第十二实施方式所涉及的多层电路基板的部分透视立体图。图14是本专利技术的第十三实施方式所涉及的半导体装置的纵剖视图。图15是以往技术的问题的说明图。具体实施例方式利用专利文献I中记载的技术，在将在构造物表面露出的多个被连接部用配线相互连接时，会发生如下不良情况。在图15中，符号a是在绝缘基材b上搭载有半导体芯片c的半导体装置，符号d是设置于半导体芯片c的连接端子，符号e是设置于绝缘基材b的连接端子，符号f是连接半导体芯片C的连接端子d彼此的配线或者连接半导体芯片C的连接端子d与绝缘基材b的连接端子e的配线。若利用专利文献I中记载的技术，则配线f设置于绝缘基材b的表面以及半导体芯片c的表面。但是，连接端子e在绝缘基材b的表面露出，连接端子d在半导体芯片c的表面露出。因此，若在要相互连接的连接对象的连接端子d、d之间或者d、e之间存在其他连接端子d、e，则如符号X、y所示，必须使配线f为了不接触其他的连接端子d、e而迂回。这会带来配线面积的增大，阻碍配线电路的高密度化。将露出于构造物表面的多个被连接部用配线相互连接时，以能够不阻碍配线电路的高密度化为目的，完成了本专利技术。另外，在用密封树脂(s本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：吉冈慎悟，藤原弘明，高下博光，武田刚，今野优子，
申请(专利权)人：松下电器产业株式会社，
类型：
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。