焦平面阵列及其制造方法技术

本发明专利技术公开了形成具有至少一个像素（2）的焦平面阵列的方法，焦平面阵列通过下列步骤来制造：形成具有设置在表面上的传感材料（3）的第一晶片，该表面由第一牺牲层覆盖，传感材料是限定至少一个像素的电热材料；为第一牺牲层内的至少一个像素中的每个提供支撑腿（7），使用另一牺牲层覆盖它们，并在牺牲层的表面中形成与支撑腿接触的第一传导部分；形成具有读出集成电路（ROIC）的第二晶片（9），第二晶片由第二牺牲层覆盖，在第二牺牲层内形成有与ROIC接触的第二传导部分；将第一晶片和第二晶片的牺牲氧化层放到一起，使得第一和第二传导部分对齐，并将它们键合在一起，使得当第一晶片的牺牲体层被移除时，传感材料从第一晶片转移到第二晶片；以及移除牺牲层，以释放所述至少一个像素，使得支撑腿被布置在它下面。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及焦平面阵列的制造，特别是使用传感材料的转移键合制造用在热成像设备中的焦平面阵列。
技术介绍
成像设备的分辨率非常大地取决于在其焦平面阵列中提供的像素的数量。像素的数量又被焦平面阵列的尺寸限制。在现有焦平面阵列中，像素通常由从相对侧延伸的腿支撑。然而，以这种方式布置的腿占据焦平面阵列内的有价值的空间，这限制了可用的传感材料的量，并因此限制了成像设备的性能。
技术实现思路
因此，本专利技术的目的是提供焦平面阵列，其中有源传感区域被最大化。根据本专利技术，提供了形成包括一个或多个像素的焦平面阵列的方法，焦平面阵列通过下列步骤来制造形成具有设置在表面上的传感材料的第一晶片，所述表面由第一牺牲层覆盖，所述传感材料限定第一晶片上的一个或多个像素；为第一牺牲层内的所述一个或多个像素中的每一个提供支撑腿，使用另一牺牲层覆盖它们，并为在牺牲层的表面中的所述一个或多个像素中的每一个形成与相应的支撑腿接触的第一传导部分；形成具有读出集成电路(ROIC)的第二晶片，第二晶片由第二牺牲层覆盖，在第二牺牲层内有为所述一个或多个像素的每一个形成的与ROIC接触的第二传导部分；将第一晶片和第二晶片的牺牲层放到一起，使得所述一个或多个像素的每一个的第一和第二传导部分对齐，并将它们键合在一起，使得当第一晶片的牺牲体层被移除时，传感材料从第一晶片转移到第二晶片；以及移除牺牲层，以释放所述至少一个像素，其中每个支撑腿是与像素和ROIC都直接物理接触的单个部件，以提供其间的电连接，并被布置成完全在它们被提供给的像素的传感材料之下。支撑腿是独立的，并充当机械支撑物，以使像素与ROIC衬底分离，同时由于腿被布置成完全在焦平面阵列中的每个像素的传感材料之下，而确保有源传感区域被最大化。腿也提供每个像素到位于焦平面阵列之下的ROIC的电连接。因为像素腿不占据像素的侧面的任何空间，所以与具有在侧面处有腿的常规像素的阵列中可获得的区域比较时，有源传感材料在阵列中的总区域可被最大化。此外，根据本专利技术的方法制造的焦平面阵列是二级结构，其通过晶片键合的使用来实现。除了最大化可用的有源传感区域以外，本专利技术还提供了使多个真空封装的焦平面阵列能够同时在单个ROIC衬底上以晶片级形成的制造方法，该衬底可随后被切成小方块，以提供单独的焦平面阵列。传感材料到ROIC上的晶片级转移允许高性能晶体材料的利用，所述晶体材料以前由于所需要的层状结构而未被使用。根据本专利技术的方法，可实现具有在7到14μπι波长区中的峰值响应率的高性能焦平面阵列。阵列分辨率一般在四分之一 VGA到全VGA的范围内，但不限于这个范围。对这个波长的像素间距一般在13到40 μ m的范围内。附图说明现在将参考附图描述本专利技术的例子，在附图中图I是根据本专利技术的例子的焦平面阵列(FPA)的平面图； 图2是穿过截面A-A截取的图I的焦平面阵列的像素的示意性表示；图3是穿过B-B截取的穿过密封在图I的焦平面内的像素的截面图的表示；图4示出用于在热敏电阻材料的转移键合之前形成红外(IR)晶片的步骤；图5示出用于在红外(IR)晶片上形成第一传导部分的步骤；图6示出用于在热敏电阻材料的转移键合之前制备具有第二传导部分的预先制造的读出集成电路(ROIC)晶片的步骤；图7是在IR晶片被键合到ROIC晶片之后的像素的截面图；图8示出用于在热敏电阻材料从IR晶片转移到ROIC晶片之后完成像素结构的过程步骤；图9示出用于在ROIC晶片上形成键合框架的过程步骤；图10是准备用于盖晶片密封的所释放的像素的截面图；以及图11示出用于形成用于密封焦平面阵列的盖晶片的步骤。具体实施例方式图I示出在密封之前根据本专利技术的焦平面阵列(FPA) I的平面图，FPA包括布置在阵列中的多个像素2。本例的焦平面阵列I适合于热成像设备，因此每个像素2是包括传感材料3的测辐射热仪像素，其在本例中由被构造为例如Si和SiGe的层堆栈的热敏电阻组成，该层堆栈具有接触和缓冲层，如将在下面详细描述的。在该材料具有强的温度相关电阻率的基础上选择热敏电阻3的材料。在层中吸收的能量产生热，导致在热敏电阻3的电阻中的可测量的变化。红外(IR)波6的吸收通过位于热敏电阻3的上表面上的吸收层4在离反射层5的波长优化距离处的引入而被增强，反射层5被沉积在热敏电阻3的反面上，如图2所示。一旦FPA I形成，如将在下面描述的，盖晶片10就被密封在FPA I上方的真空中，因而从像素2到周围环境的传热低。键合框架11被设置在FPA I周围，以使盖晶片10密封到上面。在FPA I的外边缘周围布置的像素2被热致短路或“遮蔽”参考像素。此外，FPA也可包含温度传感器和真空级传感器。来自像素2的模拟信号由设置在ROIC晶片9上的读出集成电路(ROIC)转换成数字格式，且这个信息用于显示图像。图2示出图I中的FPA的截面(A-A)的示意性表示，其示出了通过本专利技术的方法形成的一般像素2的基本结构。特别是，可以看出每个像素2如何通过设置在像素2之下的独立支撑腿7与ROIC晶片9间隔开。这些腿7提供了充当对像素2的机械支撑以及提供了在像素2和位于它下面的在ROIC晶片9上的ROIC之间的电连接的双重功能。像素腿7的材料和设计都选择成确保从像素2到周围环境的传热被最小化。图3是在图I中的截面(B-B)的示意性表示，其示出通过本专利技术的方法形成的所产生的像素2。在所有下面的附图中，根据图I的截面B-B来表示像素2，虽然应理解，像素2实际上被限定为两半，如在图2的表示中示出的。像素在整个沟槽16上被镜像，沟槽16被蚀刻到IR晶片8中，如将在下面描述的。从图3中可看到，用于支撑盖晶片10的键合框架11的结构被设置到像素2的侧面。有盖的FPA I起初是三个单独的晶片R0IC晶片9、包括热敏电阻材料3的IR晶片12和盖晶片10。IR晶片12和ROIC晶片9通过热敏电阻材料3的转移键合来接合，以形成像素2，接着使用适当的键合方法例如Cu-Sn键合由盖晶片10将其密封，以将它键合到键合框架11。·ROIC晶片9使用标准CMOS处理技术来预先制造，该技术是公知的，因此不进一步在这里描述。然而，在ROIC晶片9的顶表面13上示出不规则性，以说明可能从标准CMOS处理产生的一般顶表面的表面形貌。在本例中通过使用具有BOX层14和设备层的标准绝缘体上硅(SOI)晶片12来产生IR晶片8，所述设备层具有适合于在形成传感材料3的层堆栈中的第一高掺杂p+Si层的厚度。当然，任何适当的载体可代替SOI晶片来使用。层的其余部分——包括所需的掺杂层一通过单晶Si和SiGe的外延生长来构造，以在未图案化的SOI晶片的顶部上产生量子阱。这些量子阱层因而提供IR敏感的热敏电阻材料3。可根据性能需要来使用单个或多个量子阱层。在IR晶片12中使用的热敏电阻材料3优选地基于在US 6292089中描述的材料概念，并由单晶Si和SiGe量子阱层组成。该热敏电阻3的材料具有高温电阻系数以及低噪声特性，且完全与标准CMOS过程兼容。在量子阱层结构的两侧上使用高掺杂P+Si层(在IO19CnT3左右)，以向热敏电阻3提供欧姆接触。此外，未掺杂Si势垒层必须存在于高掺杂P+Si层和量子阱层之间。SOI晶片及其形成在本领域中是公知的。在本专利技术的这个例本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：阿德里亚娜·勒珀达图，佐蒙德·基特尔斯兰德，
申请(专利权)人：森松诺尔技术有限公司，
类型：
国别省市：