用于管理无序毫码控制操作的方法和系统技术方案

通过在处理器的恢复单元接收修改驻留在该恢复单元内的控制寄存器的指令，管理处理器内的指令。该恢复单元从通用寄存器接收与该指令关联的第一数据集。由该恢复单元从该控制寄存器取出与该指令关联的第二数据集。该恢复单元对该第一数据集和该第二数据集执行至少一个二进制逻辑操作。

【技术实现步骤摘要】

本专利技术一般涉及微处理器，更具体地涉及管理复杂指令的无序执行。
技术介绍
诸如微处理器系统的当代电子计算系统典型地包括被配置为接收并处理指令的处理器和数据路径。一般地，指令是“简单的”或“复杂的”。典型的简单指令包含单个操作，诸如，例如从存储器加载或存储。公共精简指令集计算机(RISC)只采用简单指令。复杂指令典型地包含多于一个单个操作(诸如，加/存储)。公共复杂指令集计算机(CISC)采用复杂指令，并且有时也采用简单指令。这些当代处理器内核利用各种技术提升性能。一个这样的技术是并行指令执行。例如，可以在不同的执行单元中并行执行尤其是定点(fixed-point)单元指令和二进制浮·点单元指令等。这可以是超标量(superscalar),或者甚至对于“简单”类型指令是无序的。然而，一般需要在毫码(millicode)中执行由诸如CISC体系架构的体系架构使用的复杂指令。在毫码中执行的此需求使得这些复杂指令的并行和无序执行困难(如果并非不可能)。
技术实现思路
在一个实施例中，公开了用于管理处理器内的指令的方法。该方法包括在处理器的恢复单元接收修改驻留在该恢复单元内的控制寄存器的指令。该恢复单元从通用寄存器接收与该指令关联的第一数据集。由该恢复单元从该控制寄存器取出与该指令关联的第二数据集。该恢复单元对所述第一数据集和所述第二数据集执行至少一个二进制逻辑操作。在另一实施例中，公开了包括用于管理处理器内的指令的恢复单元的信息处理系统。信息处理系统包括存储器、以及通信地耦接至该存储器的处理器。该处理器包括被配置为执行方法的恢复单元。该方法包括接收修改驻留在该恢复单元内的控制寄存器的指令。该恢复单元从通用寄存器接收与该指令关联的第一数据集。该恢复单元从该控制寄存器取出与该指令关联的第二数据集。该恢复单元对所述第一数据集和所述第二数据集执行至少一个二进制逻辑操作。在又一实施例中，公开了用于管理处理器内的指令的计算机程序产品。该计算机程序产品包括存储介质，其是处理电路可读的、且存储用于由该处理电路执行以执行方法的指令。该方法包括在该处理器的恢复单元接收修改驻留在该恢复单元内的控制寄存器的指令。该恢复单元从通用寄存器接收与该指令关联的第一数据集。该恢复单元从该控制寄存器取出与该指令关联的第二数据集。该恢复单元对所述第一数据集和所述第二数据集执行至少一个二进制逻辑操作。附图说明附图用于进一步图示各个实施例并说明全部依据本专利技术的各个原理和优点，其中，贯穿各个视图，同样的参考标记指示相同或者功能上类似的元件，并且，附图与下面的详细描述一起并入到说明书中并且形成说明书的一部分，其中图I图示了根据本专利技术的一个实施例的操作环境的一个示例；图2图示了根据本专利技术的一个实施例的处理内核的详细视图；图3图示了根据本专利技术的一个实施例的用于无序地执行毫码控制操作的执行流水线(pipeline)的一个示例。图4图示了根据本专利技术的一个实施例的用于修改毫码控制寄存器的数据路径的一个示例；图5A-5B图示了根据本专利技术的一个实施例的用于管理在处理器的恢复单元内执行的无序指令之间的依赖性的机制的一个示例；图6是图示根据本专利技术的一个实施例的用于管理无序复杂指令的过程的一个示 例的操作流程图；图7是图示根据本专利技术的一个实施例的管理在处理器的恢复单元内执行的指令的依赖性的一个示例的操作流程图；以及图8是图示根据本专利技术的一个实施例的检测在处理器的恢复单元的执行流水线内的清除(flush)条件的一个示例的操作流程图。具体实施例方式如所需的，这里公开了本专利技术的详细实施例；然而，应理解，所公开的实施例仅仅是可以以各种形式体现的本专利技术的示例。因此，这里公开的具体结构和功能细节不被解释为限制，而是仅仅作为权利要求的基础、以及作为用于教示本领域技术人员以几乎任何适当的详细结构和功能来不同地采用本专利技术的代表性基础。此外，这里使用的术语和措词不意图限制；而是提供本专利技术的可理解的描述。这里使用的术语“一”或“一个”被定义为一个或多于一个。这里使用的术语“多个”被定义为两个或多于两个。这里使用的术语“另一个”被定义为至少第二或更多。这里使用的术语“包括”和/或“具有”被定义为包括(即，开放式语言)。这里使用的术语“耦接”被定义为连接(尽管并非必须直接地且并非必须机械地)。复数形式和单数形式术语相同，除非另外明确地说明。操作环境图I示出了适用于本专利技术的各个实施例的操作环境的一个示例。特别地，图I示出实施本专利技术的一个实施例的并行分布的处理系统。在此实施例中，并行分布的处理系统100在SMP计算环境中操作。在SMP计算环境中，并行的应用可以具有在相同的处理节点上的各个处理器上执行的几个任务(过程)。并行分布的处理系统100在多个处理节点102和104上执行，所述多个处理节点102和104经由多个网络适配器106和108而彼此耦接。每个处理节点102和104是独立的计算机，具有其自己的操作系统映像110和112、信道控制器114和116、存储器118和120、以及系统存储器总线126和128上的处理器122和124。系统输入/输出总线130、132将I/O适配器134和136与网络适配器106和108耦接。虽然为了简便在每个处理节点102和104中仅示出一个处理器122和124，但是每个处理节点102和104可以具有多于一个处理器。通信适配器经由网络交换机138而链接在一起。而且，一个或多个节点102、104包括大容量存储接口 140。大容量存储接口 140用于将大容量存储设备142连接至节点102。一个特定类型的数据存储设备是计算机可读介质，诸如紧致盘(“⑶”)驱动器，其可以用于将数据存储到⑶144或DVD、以及从⑶144或DVD读取数据。另一类型的数据存储设备是被配置为支持例如JFS型文件系统操作的硬盘。在一些实施例中，各个处理节点102和104可以是处理集群的一部分。应注意，本专利技术不限于SMP环境。其它体系架构也是适用的，并且，本专利技术的其它实施例也可以在单个系统内操作。应注意，以上计算环境可以基于由纽约阿芒克的国际商业机器公司(IBM )提供的 z/Architecture.1', z/Arehitecturf 在 z/Aivhiieclurc'1 Principles ofOperation, IBM'出版号SA22-7832-05，第六版，(2007年4月)中更完全地描述，通过引用将其全文合并在此。基于z/Arc.hitectures^计算环境包括例如eServer和zSeries⑩，其二者均由IBM 提供。然而，其它体系架构也是适用的。处理器内核 根据一个实施例，图2图示了用于无序(OoO)毫码操作的处理器122、124内的处理器内核200的一个示例。应注意，图2中示出的配置仅仅是适用于当前要求权利的专利技术的一个示例。特别地，图2示出了处理内核200。在一个实施例中，处理器内核200包括总线接口单元202，其将处理器内核200耦接至其它处理器和外设。总线接口单元202还将读取和存储数据值的LlD高速缓存(Dcache) 204、读取程序指令的LlI高速缓存(Icache)206、以及高速缓存接口单元208连接至外部存储器、处理器和其它设备。LlI高速缓存206与指令本文档来自技高网...

【技术保护点】
一种用于管理处理器内的指令的方法，该方法包括：在处理器的恢复单元，接收修改驻留在该恢复单元内的控制寄存器的指令；由该恢复单元从通用寄存器取出与该指令关联的第一数据集；由该恢复单元从该控制寄存器取出与该指令关联的第二数据集；以及由该恢复单元对该第一数据集和该第二数据集执行至少一个二进制逻辑操作。

【技术特征摘要】
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【专利技术属性】
技术研发人员：M克雷默，G格维格，F莱纳特，P普罗布斯特，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：