半导体器件及其制作方法技术

本发明专利技术公开了一种半导体器件及其制作方法。该器件包括第一半导体层，形成于一半导体衬底之上，具有第二导电类型；阴极接触区，形成于第一半导体层上，为重掺杂，具有第一导电类型；保护环，形成于第一半导体层上，形成一肖特基窗口，具有第二导电类型，并与一保护环接触相连，其中保护环与所述第一半导体层的交界处为保护环界面；肖特基二极管金属接触，连接到第一半导体层，其与所述第一半导体层交界处为肖特基二极管界面，其中，肖特基二极管界面位于所述肖特基窗口内部，并与保护环隔开；以及电阻模块，耦接于肖特基二极管金属接触和保护环之间。此半导体器件在提升肖特基二极管正向电流的同时，不会牺牲低漏电流特性。

【技术实现步骤摘要】

本专利技术涉及半导体器件领域，更具体地说，本专利技术涉及一种肖特基ニ极管。
技术介绍
在集成电路领域中，肖特基ニ极管相比普通PN结ニ极管具有诸多优势，例如正向压降低，是多子器件，开关速度快等等。同吋，肖特基ニ极管也需要強化或者提高某些方面的性能表现，比如提闻正向电流，降低漏电流，以及提闻击穿电压等等。某些时候，为了提升肖特基ニ极管的某ー项性能，会不得不需要牺牲其他ー些性能。例如，低漏电流的肖特基ニ极管往往正向电流性能不佳。图I所示为现有技术中典型肖特基ニ极管100的剖面图。如图所示，肖特基ニ极管100通常包含ー个P型保护环结构108用于提高击穿电压和降低漏电流。然而，P型保护环108也会带来ー些寄生效应。例 如，当ー个较大的电流流经肖特基ニ极管100吋，P型保护环108的存在可能会产生严重的少子注入效应和PNP晶体管寄生效应，并导致有害的寄生缺陷或发生破坏性故障。因此，低漏电流肖特基ニ极管的正向电流性能受到了限制。
技术实现思路
为了解决前面描述的ー个问题或者多个问题，本专利技术的一个实施例公开了ー种半导体器件。半导体器件包括第一半导体层，具有第一导电类型，其中所述第一半导体层形成于一半导体衬底之上，所述半导体衬底具有第二导电类型；阴极接触区，形成于第一半导体层上，其中所述阴极接触区为重掺杂，具有第一导电类型；保护环，形成于所述第一半导体层上，形成一肖特基窗ロ，其中所述保护环与所述第一半导体层的交界处为保护环界面，所述保护环具有第二导电类型，所述保护环与一保护环接触相连；肖特基ニ极管金属接触，连接到所述第一半导体层，所述肖特基ニ极管金属接触与所述第一半导体层交界处为肖特基ニ极管界面，其中，所述肖特基ニ极管界面位于所述肖特基窗口内部，并与所述保护环隔开；以及电阻模块，耦接于所述肖特基ニ极管金属接触和所述保护环之间。本专利技术的另ー实施例公开了另一种半导体器件，所述半导体器件包括阴极端，连接到一半导体层，其中所述半导体层具有第一导电类型；阳极端，连接到一肖特基ニ极管金属接触，其中所述肖特基ニ极管金属接触形成于所述半导体层之上，与所述半导体层交界处为肖特基ニ极管界面；以及保护环端，连接到一保护环，其中所述保护环具有第二导电类型，所述保护环位于所述半导体层中且包围所述肖特基ニ极管界面，所述保护环与所述肖特基ニ极管界面相互隔离。本专利技术的另ー实施例公开了ー种制作半导体器件的方法，包括在半导体衬底上制作第一半导体层，所述第一半导体层具有第一导电类型，所述半导体衬底具有第二导电类型；在所述第一半导体层上制作一重掺杂的阴极接触区，所述阴极接触区具有第一导电类型；在所述第一半导体层上制作保护环，然后制作保护环接触并于所述保护环连接，其中所述保护环与所述第一半导体层的交界为保护环界面，所述保护环具有第二导电类型；在所述第一半导体层上制作肖特基二极管金属接触，其中所述肖特基二极管金属接触与所述第一半导体层交界处为肖特基二极管界面，所述保护环位于肖特基二极管界面的周围，所述保护环和所述肖特基二极管界面相互隔离；以及耦接一电阻模块到所述肖特基二极管金属接触和所述保护环之间。与现有技术相比，本专利技术所公开的半导体器件在提升肖特基二极管正向电流能力的同时，依然能具有低漏电流特性。附图说明下列附图涉及有关本专利技术非限制性和非穷举性的实施例的描述。除非另有说明，否则同样的数字和符号在整个附图中代表同样或相似的部分。实施例中的尺寸比例可不同于附图所示比例。另外，实施例中的尺寸可能不同于图中所示相关部分尺寸。为更好地理解本专利技术，下述细节描述以及附图将被提供以作为参考。图I所示为现有技术中典型肖特基二极管100的剖面图。图2A所示为本专利技术的一个实施例中低漏电流的肖特基二极管20的剖面图。图2B所不为图2A中所不实施例中肖特基_■极管20的等效电路不意图。图3A所示为根据本专利技术一实施例的低漏电流肖特基二极管30的版图示意图。图3B所示为本专利技术一个实施例中，低漏电流肖特基二极管30沿图3A中剖面线A的剖面图。图4A所示为根据本专利技术另一实施例的低漏电流肖特基二极管40的版图示意图。图4B所示为本专利技术一个实施例中，低漏电流肖特基二极管晶片401沿图4A中剖面线B的剖面图。图4C为本专利技术另外一个实施例中，另一肖特基_■极管晶片402的首I]面图。图5A所示为根据本专利技术又一实施例的低漏电流肖特基二极管50的版图示意图。图5B所示为本专利技术一个实施例中，低漏电流肖特基二极管50沿图5A中剖面线C的剖面图。具体实施例方式下面将详细描述本专利技术的具体实施例，应当注意，这里描述的实施例只用于举例说明，并不用于限制本专利技术。在以下描述中，为了提供对本专利技术的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是不必采用这些特定细节来实行本专利技术。在其他实例中，为了避免混淆本专利技术，未具体描述公知的器件结构、材料或方法。下述许多细节说明中会提及半导体衬底。此处的“半导体衬底”一词会在描述制造工艺时出现，包含但不限于单个集成电路晶片，传感器晶片，分立器件晶片，和/或其他具有半导体特征的晶片。本领域内具有一般技术水平的人员同时应当理解，尽管为了说明本专利技术的特定实施例，下文中描述的半导体材料具有特定的导电类型，但在本专利技术其它实施例中，这些半导体材料可能具有相反的导电类型。图2A所示为本专利技术的一个实施例中低漏电流的肖特基二极管20的剖面图。如图2A所示，低漏电流肖特基二极管形成于一个P型半导体衬底201上。N型掩埋层(NBL) 202形成于P型半导体衬底201之上。在N型掩埋层之上继续形成了一层N型外延层作为N阱区203。N型掩埋层202用于降低寄生体串联电阻。在某些实施例中，N型掩埋层可能被省略掉。N阱区203通常是轻掺杂的(例如，约IO16CnT3)。之后，在N阱区203之上形成肖特基二极管金属接触205，这样就一个肖特基二极管。其中肖特基二极管金属接触205作为所述肖特基二极管的阳极。肖特基二极管金属接触205与N阱区203的接触界面定义为肖特基二极管界面2050。另一金属接触区作为肖特基二极管的阴极206，连接到一个N+型阴极接触区207。阴极接触区207通常为重掺杂(例如1019-102°cm_3)，使阴极接触区207与阴极206的接触为欧姆接触。P型保护环208围绕肖特基二极管界面2050的边缘，用于至少减轻肖特基二极管界面2050边缘处的电场畸变。P型保护环208与N阱区203的界面部分2080靠近肖特基二极管界面2050。另一金属电极作为保护环电极210，与P型保护环208相连。电介质隔离层204将肖特基二极管金属接触205，阴极206和保护环电极210互相隔离开。在本专利技术范围内，上述金属电极的材料可能包括PtSi，TiSi2, NiSi, Pt，Ti，Al，Ni或者其它合适的材料。电介质隔离层204的材料可能包括SiO2, Si3N4或者其它合适的材料。所示实施例的其中一个特征是肖特基二极管金属接触205位于由P型保护环208所形成了一个肖特基窗口之内，因此肖特基二极管界面2050同P型保护环208之间处于 隔离状态。隔离的距离应当被限制在一定范围内，以使得P型保护环208能够继续作用减小畸变电场。在一个实施例中，最小隔离距离是1.4μπι。本领域具有一般水平本文档来自技高网...

【技术保护点】
一种半导体器件，包含：第一半导体层，具有第一导电类型，其中所述第一半导体层形成于一半导体衬底之上，所述半导体衬底具有第二导电类型；阴极接触区，形成于第一半导体层上，其中所述阴极接触区为重掺杂，具有第一导电类型；保护环，形成于所述第一半导体层上，形成一肖特基窗口，其中所述保护环与所述第一半导体层的交界处为保护环界面，所述保护环具有第二导电类型，所述保护环与一保护环接触相连；肖特基二极管金属接触，连接到所述第一半导体层，所述肖特基二极管金属接触与所述第一半导体层交界处为肖特基二极管界面，其中，所述肖特基二极管界面位于所述肖特基窗口内部，并与所述保护环隔开；以及电阻模块，耦接于所述肖特基二极管金属接触和所述保护环之间。

【技术特征摘要】
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【专利技术属性】
技术研发人员：约瑟夫·俄依恩扎，
申请(专利权)人：成都芯源系统有限公司，
类型：发明
国别省市：