半导体器件制造技术

本发明专利技术公开了一种半导体器件，该半导体器件具有第一导电类型半导体衬底（10）、第二导电类型沟道区（13）和第二导电类型减薄区（18）。邻近于半导体衬底（10）的衬底表面（10a）形成沟道区（13）和减薄区（18）。此外，空穴阻挡层（19）形成在每个减薄区（18）中，以将减薄区（18）划分为邻近于衬底表面（10a）的第一部分（18a）和邻近于减薄区（18）的底部的第二部分（18b）。空穴阻挡层（19）的面密度小于或等于4.0×1012cm-2，以使得耗尽层能够穿通空穴阻挡层（19），由此限制击穿特性降低。

【技术实现步骤摘要】

本公开内容涉及具有绝缘栅极双极晶体管(IGBT)元件的半导体器件。
技术介绍
例如，JP2007-266134A描述了一种具有IGBT元件的半导体器件，该半导体器件用作逆变器等的开关元件。该半导体器件具有形成漂移层的半导体衬底和位于该半导体衬底的前表面的两种类型的局部区域。每个第一类型局部区域均包括P型第一体区、N+型发射极区和P+型第一体接触区。在第一体区的表面层部分形成N+型发射极区和P+型第一体接触区。每个第二类型局部区域具有P型第二体区和空穴阻挡层。形成空穴阻挡层，使得将P型第二体区划分为邻近半导体衬底的前表面的第一部分和邻近第二体区的底部的第二部分。 也就是说，第一体区未形成有空穴阻挡层，而第二体区未形成有发射极区。第一类型局部区域的第一体区作为沟道区，而第二类型局部区域的第二体区作为减薄(thinning-out)区。第一类型局部区域和第二类型局部区域在沿半导体衬底的表面的平面方向上交替布置。这种半导体器件被称为减薄半导体器件。在所描述的半导体器件中，沿半导体衬底的后表面形成集电极层。在这种半导体器件中，由空穴阻挡层积累从集电极层注入的空穴。因此，有可能增加漂移层的空穴浓度。由于增强了漂移层中的电导率调制，所以可以减小导通态电压。在具有空穴阻挡层的第二类型局部区域中，由于未形成发射极区，所以未形成寄生晶体管。因此，比较不可能出现闩锁。在这种半导体器件中，随着空穴阻挡层的面密度的增大，可以减小导通态电压。然而，如果空穴阻挡层的面密度过大，则会影响击穿特性。S卩，在空穴阻挡层的面密度低的情况下，当向集电极层施加正电压时，耗尽层可以穿通(punch through)空穴阻挡层。因此，在此情况下，击穿特性不受影响。也就是说，因为由于耗尽的原因空穴阻挡层不作为PN结，所以击穿特性与未形成空穴阻挡层的情况下的击穿特性是相同水平。另一方面，在空穴阻挡层的面密度高的情况下，耗尽层不能容易地在空穴阻挡层中扩展。也就是说，耗尽层不能穿通空穴阻挡层。因此，空穴阻挡层中仍留有非耗尽区。在这种情况下，空穴阻挡层的非耗尽区与第二体区的第二部分之间的PN结在正向方向上偏置。因此，由集电极层、漂移层、第二部分、空穴阻挡层和第一部分提供的寄生晶闸管被闩锁。因此，空穴阻挡层的面密度的过度增大导致了击穿特性的降低。应当注意空穴阻挡层的面密度是由空穴阻挡层的杂质密度的积分值来限定。另夕卜，空穴阻挡层的面密度的增大意味着空穴阻挡层的杂质的总量的增大。
技术实现思路
本公开内容的目的是提供一种能在不降低击穿特性的情况下减小导通态电压的半导体器件。根据本公开内容的一个方面，半导体器件包括第一导电类型半导体衬底、第二导电类型沟道区和第二导电类型减薄区。沟道区和减薄区邻近于半导体衬底的衬底表面而设置。在平行于衬底表面的方向上布置沟道区和减薄区，使得至少一个减薄区设置在相邻的沟道区之间。半导体器件还具有第一导电类型发射极区、第一导电类型空穴阻挡层、发射极电极、集电极层和集电极电极。发射极区设置在每个沟道区的表面层部分上。空穴阻挡层设置在每个减薄区中，以将减薄区划分为邻近于衬底表面的第一部分和邻近于减薄区的底部的第二部分。发射极电极连接至发射极区和第一部分。集电极层设置在半导体衬底中的与沟道区和减薄区分离的位置。集电极电极电连接至集电极层。空穴阻挡层的面密度小于或等于 4. OX IO12CnT2。在上述半导体器件中，由于空穴阻挡层的面密度小于或等于4. OX 1012cm_2，所以能够在不减小击穿特性的情况下降低导通态电压。附图说明 通过参照附图作出的以下详细描述，本公开内容的以上及其它目的、特征和优点会变得更加明显，在附图中，用相似的附图标记表示相似的部分，其中图I是根据第一实施例的半导体器件的截面图，其对应于沿图2中的线I-I获得的截面；图2是图I中所示的半导体器件的平面图；图3是示出根据第一实施例的空穴阻挡层的面密度与击穿特性之间的关系的曲线图；图4是示出根据第一实施例的空穴阻挡层的面密度与导通态电压之间的关系的曲线图；图5是示出根据第一实施例的减薄区的第一部分的面密度与耐受电压的降低之间的关系的曲线图；图6是根据第二实施例的半导体器件的截面图，其对应于沿图7中的线VI-VI获得的截面；图7是图6中所示的半导体器件的平面图；图8是示出根据第二实施例的减薄区的第一部分的面密度与恢复电流的峰值之间的关系的曲线图；图9是根据第三实施例的半导体器件的截面图；图10是根据第四实施例的半导体器件的截面图；图11是根据第五实施例的半导体器件的示意性截面图；图12是根据另一实施例的半导体器件的截面图；图13是根据再一实施例的半导体器件的平面图。具体实施例方式(第一实施例)以下将会参照图I至5描述第一实施例。根据第一实施例的半导体器件具有IGBT元件，并且该半导体器件例如用作诸如逆变器等供电电路的开关元件。图I是半导体器件的截面图，图2是半导体器件的平面图。另外，图I是沿图2中的线I-I获得的截面图。在图2中未示出层间绝缘膜和发射极电极。如图I和2中所示，半导体器件具有用作漂移层的N—型半导体衬底10。半导体衬底10包括单元区域I和在单元区域I的外围的外部外围区域2。形成半导体衬底10，沿半导体衬底10的第一表面(衬底表面)IOa形成P型基极层11。基极层11具有预定的厚度。基极层11在沿半导体衬底10的第一表面IOa的方向上从单元区域I延伸至外部外围区域2。此外，形成多个沟槽12，以在半导体衬底10的厚度方向(深度方向)上穿透基极层11并到达半导体衬底10。沟槽12将基极层11划分为多个区域。每个沟道12均在沿半导体衬底10的第一表面IOa的方向上延伸。在图I的示例中，沟槽12在垂直于图I的纸面的方向上延伸，该方向对应于图2中的上下方向。例如，沟道12以相等的间隔互相平行地布置，并且互相连接相邻的两个沟槽12的末端，以形成环形 沟槽。在本实施例中，沟槽12从单元区域I延伸至外部外围区域2，并且在外部外围区域2中互相连接相邻的两个沟槽12的末端。由设置在相邻的环形沟槽12之间的基极层11的区域提供P型沟道区13。S卩，由未被环形沟槽12围绕的基极层11的区域提供P型沟道区13。在沟道区13的表面层部分中形成N+型发射极区14。在沟道区13的表面层部分中、在发射极区14之间形成P+型体区15。N+型发射极区14的杂质浓度比N_型半导体衬底10的杂质浓度高。发射极区14在半导体衬底10的厚度方向(诸如图I的上下方向)上在基极层11内结束。即发射极区14比基极层11薄。另外，发射极区14与沟槽12的侧表面接触。P+型体区15的杂质浓度比P型沟道区13的杂质浓度高。类似于发射极区14，体区15在厚度方向上在基极区11内结束。具体地，每个发射极区14均具有在沟槽12的纵向方向上延伸的杆状形状。发射极区14设置在相邻的沟槽12之间的区域中，并且与沟槽12的侧表面接触。此外，发射极区14在沟槽12的纵向方向上在单元区域I内结束。体区15具有杆状形状。体区15在沟槽12的纵向方向上在发射极区14之间延伸。也就是说，体区15沿发射极区14延伸。体区15延伸至外部外围区域2，以便容易地释放在截止状态期间外部外围区域2中所积累的空穴。在每个沟槽12中，设置栅极绝本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一导电类型半导体衬底（10），其具有衬底表面（10a）；多个第二导电类型沟道区（13），其邻近于所述衬底表面（10a）设置；多个第二导电类型减薄区（18），其邻近于所述衬底表面（10a）设置，在平行于所述衬底表面（10a）的方向上布置所述减薄区（18）和所述沟道区（13），使得至少一个减薄区（18）设置在相邻的沟道区（13）之间；第一导电类型发射极区（14），其设置在每个所述沟道区（13）的表面层部分上；第一导电类型空穴阻挡层（19），其设置在每个所述减薄区（18）中，以将所述减薄区（18）划分为邻近于所述衬底表面（10a）的第一部分（18a）和邻近于所述减薄区（18）的底部的第二部分（18b）；发射极电极（21），其连接至所述发射极区（14）和所述第一部分（18a）；集电极层（23），其设置在所述半导体衬底（10）中的与所述沟道区（13）和所述减薄区（18）分离的位置；以及集电极电极（24），其电连接至所述集电极层（23），其中所述空穴阻挡层（19）的面密度小于或等于4.0×1012cm？2。

【技术特征摘要】
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【专利技术属性】
技术研发人员：都筑幸夫，河野宪司，田边广光，
申请(专利权)人：株式会社电装，
类型：发明
国别省市：