本发明专利技术公开了一种用于多核微处理器片上互连网络的网络通信胞元，包含至少一个物理通道，该物理通道包括通信接口单元和两级流水线结构，通信接口单元包括接口寄存器和不超过8个双向通信接口，两级流水线结构包括用于仲裁输入的报文微包数据请求及缓存输入报文微包数据的仲裁站和用于将被仲裁许可的报文微包数据进行选择输出的数据选择站，仲裁站、数据选择站分别通过接口寄存器与双向通信接口相连，仲裁站、数据选择站之间设有用于缓存被仲裁选择的报文微包数据的站间寄存器。本发明专利技术具有可重用性好、配置扩展简单、能够降低微处理器互连网络的设计难度、缩短设计时间、应用范围广的优点。
【技术实现步骤摘要】
本专利技术涉及面向多核微处理器的片上互连网络体系结构，具体涉及一种用于多核微处理器片上互连网络的网络通信胞元。
技术介绍
多核微处理器中使用的片上互连网络的基本形式有总线、交叉开关、环、二维mesh (2D_mesh)、二维环网(2D_torus)和多维 mesh 等。总线通过多个接口连接多个处理器核(每个核作为一个结点)并对其进行分时服务，每次通信只能有一个源结点和目的结点连通，其它结点断开。总线具有简洁实用，所需的设备量小的特点，但是能够连接的结点数和总线工作频率与总线接口电路的速度和驱动 能力以及总线长度和负载大小都有关，一般适合对通信能力要求不高且规模较小的系统。 斯坦福大学的Hydra多核处理器是采用总线进行片上多核处理器的互连的典型实例。交叉开关选址方便、控制简单、连接特性好，但是所需的设备量大，一般适合对通信能力要求较高且规模中等的系统，但是线路的利用率较低。典型的采用交叉开关作为片上互连的多核处理器有Piranha、Sun公司的Niagara处理器、Niagara-2处理器和IBM的Cyclops64 等。环是将线性阵列两个端结点的空闲链路对接而形成的一种网络拓扑结构。环网能够支持相邻结点间并行通信而不像总线同时只支持一对结点的通信，因此它具有比总线更高的网络带宽。与线性阵列相比，环的链路可以采用单向通道达到结点间通信的目的，单向通道比半双工和全双工通道结构简单、代价低。但是环与线性阵列一样，当有任两个结点间的链路故障时就不能完成所有结点间通信，因此其可靠性相对较低。Sony、ToShiba、IBM三家联合研制的Cell处理器是典型的采用环网作为片上互连的多核微处理器。二维mesh结构互连网络具有结点度高、扩展性好,控制简单、有一定冗余通路和易大规模实现等特点。二维mesh网络的一种扩展的拓扑结构是二维环网，通过将2D_mesh中相距最远的两结点进行环接，网络直径更小，等分带宽提高了一倍。典型的使用mesh互连结构的多核处理器有RAW和Tile64。多维mesh是二维mesh通过维度扩展而形成的一种具有立体结构的互连拓扑结构。该结构比二维mesh能够容纳更多的结点。在桌面处理器、嵌入式处理器等领域，一般处理器芯片集成的核数为4 8个，采用传统的交叉开关作为片上互连网络能够满足要求。在面向高性能计算的处理器领域，主流芯片中集成的处理器核心数目处于8 16个的水平，具有几十个处理器核的众核处理器也正在研制并逐渐市场化。当片上集成更多的处理器核时，采用传统的总线和交叉开关作为片上互连网络面临很多问题。传统总线每次通信时只有一对源和目的结点连通，不能支持多个处理器核心同时传输数据的需求，造成数据传输带宽远远不能满足要求。传统的交叉开关如果要支持16核以上的处理器核通信，开关的设备量级会成指数增加，物理实现变得非常困难。在具有16或更多核的高性能处理器中，采用环网、二维mesh和多维mesh等是发展趋势。综上所述，现有技术的微处理器片上互连网络设计与实现存在以下问题第一，不同的应用领域对处理器芯片中集成的核的数目的需求不同，因此对片上互连网络的拓扑结构的要求不同；第二，传统的多核处理器片上网络设计属于定制设计，通过专用的电路结构实现，不同的处理器研制厂商在设计各自的处理器产品时采用专用的片上互连网络电路设计，设计难度大，周期长，可重用性不强。
技术实现思路
本专利技术要解决的技术问题是提供一种可重用性好、配置扩展简单、能够降低微处理器互连网络的设计难度、缩短设计时间的用于多核微处理器片上互连网络的网络通信胞J Li ο为了解决上述技术问题，本专利技术采用的技术方案为 一种用于多核微处理器片上互连网络的网络通信胞元，包含至少一个物理通道，所述物理通道包括通信接口单元和两级流水线结构，所述通信接口单元包括接口寄存器和不超过8个双向通信接口，所述两级流水线结构包括用于仲裁输入的报文微包数据请求及缓存输入报文微包数据的仲裁站和用于将被仲裁许可的报文微包数据进行选择输出的数据选择站，所述仲裁站、数据选择站分别通过接口寄存器与双向通信接口相连，所述仲裁站、数据选择站之间设有用于缓存所述被仲裁选择的报文微包数据的站间寄存器。作为上述技术方案的进一步改进 所述仲裁站包括用于缓存输入报文微包数据请求的检查板、用于仲裁输入的报文微包数据请求的仲裁控制器和用于缓存输入报文微包数据的微包数据队列，所述检查板通过第一 2路选择器与接口寄存器相连，所述仲裁控制器的输入端通过第二 2路选择器分别与检查板、第一 2路选择器相连，所述仲裁控制器的输出端通过站间寄存器分别与接口寄存器、数据选择站相连，所述微包数据队列的输出端与数据选择站相连；所述仲裁控制器在每一次仲裁后向数据选择站发送微包选择信号、通过站间寄存器向第一 2路选择器发送未被许可的报文微包数据请求、通过站间寄存器向通信接口单元发送被许可报文微包数据请求的信用释放信号、通过通信接口单元以及一个路由控制器输出报文有效信号，所述数据选择站则根据微包选择信号从所述微包数据队列中选择缓存的报文微包数据并通过通信接口单元输出。所述数据选择站包括用于将被仲裁许可的报文微包数据进行选择输出的多路选择器，所述多路选择器的输入端分别与微包数据队列的输出端相连，所述多路选择器的输出端与接口寄存器相连。所述检查板包括依次相连的写控制器、存储模块和选择模块，所述存储模块包括多个存储单元，所述选择模块包括多个第一级选择逻辑和一个第二级选择逻辑，所述写控制器的输入端与第一 2路选择器相连，所述第一级选择逻辑的输入端分别与多个存储单元相连，所述第二级选择逻辑的输入端分别与第一级选择逻辑以及第一 2路选择器相连。所述存储模块还包括用于保存每个报文微包数据请求信息的三个存储表，第一个存储表用于存储来自各个双向通信接口的报文微包数据的有效信号以及所述仲裁控制器仲裁的方向信息；第二个存储表用于存储各个双向通信接口的报文微包数据请求的请求报文长度；第三个存储表用于存储各个双向通信接口的报文微包数据请求的路由场信息，所述路由控制器根据站间寄存器输出的路由场信息控制报文有效信号输出到对应的双向通信接口。本专利技术具有下述优点 I、本专利技术包含通信接口单元和两级流水线结构，设计人员只需要根据所设计微处理器的片上网络拓扑结构进行通信胞元的配置和组合就能够快速实现包括交叉开关、环网、二维和多维mesh等在内的多种微处理器主流片上网络，而且该网络能够随处理器核数目的增加进行扩展，具有配置扩展简单、能够降低微 处理器互连网络的设计难度、缩短设计时间的优点。2、本专利技术的网络通信胞元不仅可以灵活地搭建适合多种高性能微处理器片上网络拓扑结构的片上互连网络，而且具有良好的重用性和可扩展性，能够适应多核处理器体系结构片上互连网络的发展需求，具有可重用性好、应用范围广泛的优点，不仅适用于目前的多核处理器片上网络，还能够通过扩展在众核处理器片上网络中使用。附图说明图I为本专利技术实施例的结构示意图。图2为本专利技术实施例一个物理通道的结构示意图。图3为本专利技术实施例的接口报文格式示意图。图4为本专利技术实施例中检查板的结构示意图。图5为本专利技术实施例检查板中存储模块的存储表结构示意图。图6为基于本实施例构建的8核处理器交叉开关片上互连网络的拓扑结构示本文档来自技高网...
【技术保护点】
一种用于多核微处理器片上互连网络的网络通信胞元，其特征在于：包含至少一个物理通道，所述物理通道包括通信接口单元（1）和两级流水线结构（2），所述通信接口单元（1）包括接口寄存器（11）和不超过8个双向通信接口（12），所述两级流水线结构（2）包括用于仲裁输入的报文微包数据请求及缓存输入报文微包数据的仲裁站（21）和用于将被仲裁许可的报文微包数据进行选择输出的数据选择站（22），所述仲裁站（21）、数据选择站（22）分别通过接口寄存器（11）与双向通信接口（12）相连，所述仲裁站（21）、数据选择站（22）之间设有用于缓存所述被仲裁选择的报文微包数据的站间寄存器（3）。
【技术特征摘要】
【专利技术属性】
技术研发人员：周宏伟，邓让钰，晏小波，李永进，衣晓飞，张英，窦强，曾坤，谢伦国，孙彩霞，
申请(专利权)人：中国人民解放军国防科学技术大学，
类型：发明
国别省市：
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