通用多操作数加法器制造技术

本发明专利技术公开一种通用多操作数加法器，可用于数字算术计算领域多个多位二进制数同步并行相加实现，它由模块110、120和130组成，模块110采用开关电路从结构方面解决多个一位二进制数并行相加；模块120也通过开关电路解决2个一位数和一位进位数的相加；模块130是由模块110和120等组成，完成超过操作数位数的进位计算和传输，本发明专利技术首先对所有位权所对应的操作数值采用模块110进行同步并行计算，然后对计算结果按照位权对应关系重组各位相加数，并再次使用模块110，如此直到重组后每个位权只有2个相加数，同时通过模块130实现进位产生和传输，并结合120获取最终加和，本发明专利技术电路结构简单，设计规整，能够减少大量时间开销和硬件开销。

【技术实现步骤摘要】

本专利技术属于电子
和计算机体系结构领域，是实现多个操作数所有位并行相加、并同步产生各权值位进位和最终和的加法电路，可被广泛应用于各类微处理器、数字信号处理器和一些特定用途的算术运算器中。
技术介绍
加法器既可以实现加法运算也可以实现减法运算，作为基本的算术运算单元而成为乘法器和除法器的基本构件，直接影响和决定了乘法器和除法器等运算电路的成本、运算速度及运算精度等，进而决定了各类微处理器和数字信号处理器等大型专用系统的性能和成本。 在过去的几十年中，加法器获得学者、科研人员足够重视和深入研究，也获得了广泛应用。在加法器家族中，2操作数二进制加法器尤其显得重要，已经出现了大量相关的研究成果。这些成果按照设计结构主要可归纳为链式进位加法器(Ripple-Carry Adder)、进位跳跃加法器(Carry-Skip Adder )、超前进位加法器(Carry-Look-Ahead Adder )、条件和加法器(Conditional-Sum Adder)、进位选择加法器(Carry-Select Adder)和进位存储加法器(Carry- Save Adder)，以及经过对上面各种加法器的改进而提出的各种加法器变体等。再者，还有采用Manchester进位链的加法器，采用自同步电路的加法器，采用差动级联开关电压逻辑的加法器，以及采用选择电路的加法器等等。如在中国专利技术专利第200610127132. 6号(公开号CN101140511A)中披露了一种“串行进位二进制加法器”。该专利技术是基于RiPPle结构的加法电路，修改了进位传输电路中的进位产生电路，并按照奇数与偶数把数据划分成不同单元，以便使用不同的进位产生电路来减少门电路级数过多增加的用时。在中国专利技术专利第02140712. 6号(公开号CN101432907)中披露了一种“异或进位产生器及使用其的条件选择加法器及方法”。该专利技术是一种条件选择二进制加法器，通过分段和选择器实现进位选择和加和选择。但是在进位选择方面因存在使用低位进位作为选择条件而致使用时增加。在中国专利技术专利第200310101005. 5号(公开号CN1497428)中披露了一种“二进制加法器电路及生产其中使用的进位逻辑电路的方法”。该专利技术同步生成不同数据段的分别以I和0为低位进位的加和，并通过进位生成部分产生各数据段的进位值，选择最终加和结果。该专利技术减少了进位产生的关键路径，缩短了延时，但是电路仍然很复杂。在中国专利技术专利第200410064426. X号(公开号CN1614553A)中披露了一种“进位存储加法器及其系统”。该专利技术包括耦合到高阶全加器的逻辑单元，通过在当前级而不是前一级中生成进位，减少了输入到高阶全加器的输入位的延迟，因而减少高阶全加器输出总和以及进位的延迟。该专利技术同样存在硬件开销大，延迟时间多。按照数值表述形式也可以把当前的加法器研究成果划分为数值加法器和符号数加法器。前面介绍的结构型加法器主要属于数值加法器，而对于符号数加法器，主要有冗余符号数加法电器和混合数字加法器等。它们仍然延迟过大，硬件开销较高。在人们无法从理论分析、计算算法和设计结构上找到突破时，一些研究人员也试图从设计工艺出发，希望找到新的发现。于是相继出现了采用ECL工艺，静态CMOS工艺，动态CMOS工艺以及BiCMOS工艺等制作的加法器等，然而效果并不明显。时至今日，以论文形式发表的和以专利形式申请的加法器都没能很好解决过多的硬件开销与进位延时等问题，致使超过64位的加法器在硬件开销和延时方面已经失去实用价值。本专利技术也提出一种2操作数二进制加法器。该加法器硬件开销小，与相加数位数成正比；该加法器计算时间少，仅需要3个门电路的用时，与相加数位数无关，容易扩展到128位、256位、甚至更高。因而说，本专利技术解决了当前2操作数二进制加法器遇到的过多的硬件开销与进位延时等问题。 针对多个操作数相加，当前普遍使用的方案主要还是传统的多个数两两依次相力口。尽管该硬件开销小，运算时间短，但是，一旦相加数数量较多，其总计用时将会很大。例如即使使用本专利技术所提出的2数并行同步加法器对256个操作数累加，其总计用时也需要(256-1) X3=765个门电路用时。可见，多个数两两依次相加方案对于较多的操作数相加并不是理想的选择。在已有的多个操作数相加文献中，还有采用先压缩、后使用2数并行同步相加的方案。这种方案不仅因为每一位采用多级压缩器而造成用时和硬件开销较大，而且在最终和计算上也因使用2数并行同步相加而存在不足。另外，在乘法电路实现过程中需要对部分积进行累加，这也成为了解当前多个操作数相加进展状况的一种途径。在乘法电路中，部分积累加方案主要是重复阵列(Iterative Array,简称IA), Wallace树结构和BoothEncoding结构，以及它们的变种等。IA结构虽然结构规整，易于版图设计，但是速度最慢。Wallace树结构主要是采用进位保留加法器(CSA)计算方法和Wallace树构造结构，与IA结构相比减少了压缩层数。该类方案因随着操作数位数增加会指数增加硬件开销或运算用时而不适于较高位数乘法实现。Booth Encoding结构主要是采用编码的方式同步计算部分和，但是也不能做到所有操作数同步并行相加，还是需要多次循环运算，过多增加了运算时间。由上面分析可见，当前的多操作数加法器还需要进一步深入研究，需要形成简单实用的设计方案。本专利技术不仅提出多个一位数加法电路和2操作数并行同步加法器，还提出了通用多操作数加法器。这些专利技术不仅解决了并行同步运算问题，降低硬件开销，减少计算用时，还使得电路结构规整，易于实现等。
技术实现思路
本专利技术公开了一种通用多操作数加法器，是解决多个多位二进制数同步并行累加的方案,主要包含多操作数相同权值位数值相加电路、进位综合电路和2操作数的同步并行相加电路。其中，多操作数相同权值位数值相加电路是实现多个一位数相加的加法器。它首先采用开关矩阵统计多个一位数中高电平(如“I”)或者低电平(如“0”)的个数，然后再次使用开关电路获得加和结果。整个过程仅需要2个基本门电路的时间。2操作数的同步并行相加电路是一种2操作数加法器，能够并行相加2个操作数中各位数值，同步获得各位与其所有低位整体可能产生的进位值，并同时得到最终加和的电路。它首先通过开关电路获得各位的2个相加数的和，并通过开关电路和进位传输通道同步获得向高位的可能进位数值，最后通过开关电路对各位的2数相加本位和及来自低位的可能进位值进行相加，同时获得每一位的最终加和。整个相加过程仅需要3个基本门电路的时间。进位综合电路主要由多操作数相同权值位数值相加电路和2操作数同步并行相加电路组成，用于完成超过操作数位数的所有进位的产生、传输和相加，并不会引入额外的运算时间。多操作数相同权值位数值相加电路由统计电路和编码电路组成。统计电路对多个一位输入数据中“0”和“ I ”的个数进行统计，而编码电路则可以对形如连续“0”和连续“ I ”组成的统计结果进行编码，获得本位和与高位进位。2操作数同步并行相加电路由统计编码模块、进位生成传输模块与加和选择模块组成。统计编码模块对相加的两个数中高低电平进行统计和编码，获取本位和与准进位，并给出相加本文档来自技高网...

【技术保护点】
一种通用多操作数加法器，其特征在于，所述加法器主要包括多操作数相同权值位数值相加电路、进位综合电路和2操作数同步并行相加电路，多操作数相同权值位数值相加电路是实现多个一位数相加的加法器，它首先采用开关矩阵统计多个相加一位数中高电平“1”或者低电平“0”的个数，然后再次使用开关电路获得加和结果，整个过程仅需要2个基本门电路的时间，2操作数同步并行相加电路是一种2操作数加法器，能够并行相加2个操作数中各位数值，同步获得各位及其所有低位整体可能产生的进位值，并同时得到最终加和的电路，它首先通过开关电路获得各位的2个相加数的和，并通过开关电路和进位传输通道同步获得向高位的可能进位数值，最后通过开关电路对各位的2数相加本位和及来自低位的可能进位值进行相加，同时获得每一位的最终加和，整个相加过程仅需要3个基本门电路的时间，进位综合电路主要由多操作数相同权值位数值相加电路和2操作数同步并行相加电路组成，用于完成超过操作数位数的所有进位的产生、传输和相加，并不会引入额外的运算时间。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘杰，田志坚，张新，丁智勇，黄银生，王先萍，周小波，王宪菊，董秀英，吴韬，
申请(专利权)人：刘杰，
类型：发明
国别省市：