在同一循环中具有多个地址存取的存储器装置和方法制造方法及图纸

本发明专利技术提供一种存储器装置可包括：多个存储体，每一存储体包括可由不同存取电路存取的存储器位置；至少第一地址端口，其经配置以在定时时钟的下降沿和上升沿上接收地址，每一地址对应于不同存储体中的位置；以及至少两个读取/写入数据端口，其经配置以接收用于存储于所述存储体中的一个中的写入数据且从所述存储体中的一个输出读取数据。

【技术实现步骤摘要】
在同一循环中具有多个地址存取的存储器装置和方法本申请案主张2010年7月9日申请的第61/363,151号美国临时专利申请案的优先权，所述临时专利申请案的内容以引用的方式并入本文中。
本专利技术大体上涉及存储器装置，且更明确地说，涉及基于一个或一个以上定时时钟信号来存取存储器位置的同步存储器装置。
技术介绍
图10A为常规存储器装置1000的框图。常规存储器装置可为四倍数据速率(QDR)类型静态随机存取存储器(SRAM)类型装置，例如美国加利福尼亚州圣何塞市赛普拉斯半导体公司(CypressSemiconductorCorporationofSanJose，California，U.S.A)所制造的装置。常规存储器装置1000可包括一个地址端口1002、读取数据端口(Q)1004和写入数据端口(D)1005。地址端口1002可为28位宽地址端口(x28)，而数据端口(1004、1005)可为18位或36位宽数据端口。应理解，数据端口(1004、1005)为单向端口，从而提供单路输入或输出数据路径。图10B和图10C中展示常规存储器装置1000的操作。图10B为展示两种可能的常规操作模式(展示为B4A1和B2A2)的表。在表中，“数据突发”展示在所述模式中数据突发(连续数据值集合)可持续多久。“地址数目/循环”展示在一个定时循环中所接收的地址的数目。“读取端口数目”展示可用读取端口的数目。“写入端口数目”展示可用写入端口的数目。“I/O宽度”展示数据值的位宽度。模式B4A1涉及响应于单个地址值的具有四个数据值的突发。在此模式中，存储器装置可响应于一个地址而在一个存储体处读取或写入具有四个数据值的突发。模式B2A2涉及若干具有数据值的突发，每一突发响应于两个地址值中的一个。在此模式中，存储器装置可响应于两个地址而读取或写入两个具有两个数据值的突发。图10C为展示B2A2类型操作模式的一个实例的时序图。在时间t0处，读取操作可以在定时时钟CLK的上升沿上锁存第一地址值(ADD0)来开始。随后，在时间t4和t5处，可在读取端口Q上输出具有两个数据值Q00和Q01的突发。在时间t1处，写入操作可以在定时时钟CLK的下降沿上锁存第二地址值(ADD1)来开始。同时，可在写入端口D上提供两值突发中的第一写入数据值(D10)。在时间t2处，可在R/W端口P1上提供所述突发的第二写入数据值(D11)。
技术实现思路
本专利技术涉及存储器装置及其方法。在某些实施例中，一种存储器装置包含：多个存储体，每一存储体包括可由不同存取电路存取的存储器位置；至少第一地址端口，其经配置以在定时时钟的下降沿和上升沿上接收地址，每一地址对应于不同存储体中的位置；以及至少两个读取/写入数据端口，其各自经配置以接收用于存储于所述存储体中的一个中的写入数据且从所述存储体中的一个输出读取数据。在某些进一步的实施例中，一种存储器装置包含：多个存储体，每一存储体包括可由不同存取电路存取的存储器位置；至少两个地址端口，每一地址端口经配置以在周期性定时信号的不同转变上锁存地址值；以及多个数据端口，至少一个数据端口经配置以在所述周期性定时信号的不同转变上输出读取数据。在某些额外的实施例中，一种方法包含：在周期性定时信号的连续上升沿和下降沿上响应于在至少第一地址端口上所接收的地址而经由多个数据端口存取存储器装置的不同存储体。附图说明图1A到图1C展示根据一个实施例的存储器装置和对应方法。图1D到图1F展示根据一个实施例的另一存储器装置和对应方法。图2A到图2C展示根据另外实施例的存储器装置和对应方法。图2D到图2F展示根据另外实施例的另一存储器装置和对应方法。图3A和图3B为展示根据另外实施例的存储器装置和对应方法的示意性框图。图4为展示根据实施例的存储器装置的操作的时序图。图5A和图5B为展示根据额外实施例的存储器装置和对应方法的示意性框图。图6为展示根据额外实施例的存储器装置的操作的时序图。图7为根据一个实施例的方法的流程图。图8为根据另一实施例的方法的流程图。图9A到图9E展示可包括于所述实施例中的结构。图10A到图10C展示常规存储器装置和方法。具体实施方式为使本专利技术的实施例要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。现将描述各种实施例，其包括存储器装置和方法，其中可借助于在定时信号的上升沿和下降沿两者上所接收的地址值来存取存储器装置的不同存储体。在一些实施例中，可借助于单个地址端口来接收地址。然而，在其它实施例中，可在一个以上地址端口上在定时信号的不同沿上接收地址。此类高随机存取能力可在具有高事务速率要求的系统中提供有利的存储器响应。在本文所示的各种实施例中，相似区段可由相同参考字符指代，但首项数字对应于图号。现参看图1A，以示意性框图展示根据第一实施例的存储器装置且其由一般参考字符100表示。存储器装置100可包括地址端口102、第一读取/写入(R/W)数据端口(P0)104-0和第二R/W数据端口(P1)104-1。地址端口102可在定时时钟的上升沿和下降沿两者上接收地址，其中每一所接收的地址指示经由所述端口(104-0/1)中的一个的存取。地址端口可为用于接收指示所存取的数据位置(或突发存取的开始位置)的地址的多位端口。每一R/W数据端口(P0、P1)104-0/1可提供去往存储器装置100内的存储位置的读取数据路径和写入数据路径。图1B为展示根据实施例的如同图1A的存储器装置的存储器装置的一个操作的表。模式被标记为“B2A2b”，且展示响应于两个地址的两值突发，但所述两个地址指向存储器装置内的不同存储体。在表中，“数据突发”展示操作可提供具有两个数据值的突发。“地址数目/循环”展示可在一个定时时钟循环中接收两个地址(但此类地址可对应于不同存储体)。“I/O端口数目”展示可用R/W数据端口的数目。“存储体”展示可由读取或写入操作存取的存储体的数目。在所展示的特定实施例中，存储器装置可包括两个、四个或八个存储体。“R_W/循环/存储体”展示可在存储体中发生的每个循环的读取/写入操作的数目。如图所示，每个存储体发生一个操作。然而，应理解，每个循环可存取两个不同存储体。图1C为展示根据一个特定实施例的B2A2b类型模式的一个实例的时序图。在时间t0处，读取操作可以在定时时钟CLK的上升沿上接收第一地址值(ADD0)来开始。响应于所述地址值，可存取BANK0，其中在时间t4和t5处输出具有两个数据值(Q00、Q01)的突发。在时间t1处，写入操作可以在定时时钟CLK的下降沿上接收第二地址值(ADD1)来开始。同样在时间t1处，可在R/W端口P1上提供两值突发中的第一写入数据值(D10)。在时间t2处，可在R/W端口P1上提供突发中的第二写入数据值(D11)。响应于地址ADD1，可将写入数据值(D10/D11)写入到与读取操作所存取的存储体不同的存储体(BANKx)。应理解，尽管图1C展示在读取操作之后进行写入操作，但可执行其它操作组合。也就是说，响应于在定时时钟的上升和下降(或反之亦然)沿上的地址，可对不同存储体执行两个读取(或写入)操作。以此方式，响应于在时钟的连续上升和下降沿上所接收的地址值，存储器装置可用读本文档来自技高网...

【技术保护点】
一种存储器装置，其特征在于，包含：多个存储体，每一存储体包括由不同存取电路存取的存储器位置；至少第一地址端口，其经配置以在定时时钟的下降沿和上升沿上接收地址，每一地址对应于不同存储体中的位置；以及至少两个读取/写入数据端口，其各自经配置以接收用于存储于所述存储体中的一个中的写入数据且从所述存储体中的一个输出读取数据。

【技术特征摘要】
2011.07.08 US 13/179,3071.一种存储器装置，其特征在于，包含：多个存储体，每一存储体包括由不同存取电路存取的存储器位置；至少第一地址端口，其经配置以在定时时钟的上升沿上接收对应于第一读取操作的第一地址，并且其还经配置以在所述定时时钟的下降沿上接收对应于第二读取操作的第二地址，所述第一读取操作和所述第二读取操作均在所述定时时钟的同一循环的连续沿上由所述第一地址端口接收，所述第一地址对应于第一存储体中的第一位置，并且所述第二地址对应于第二存储体中的第二位置；以及至少两个读取/写入数据端口，其各自经配置以传递用于存储于所述多个存储体中的一个中的读取或写入数据且从所述多个存储体中的一个输出读取数据，并且其中所述至少两个读取/写入数据端口中的每一个经配置以经由多个读取/写入电路中的一个和与所述多个存储体相关联的存取电路而向所述多个存储体中的每个存储体提供读取数据路径和写入数据路径。2.根据权利要求1所述的存储器装置，其特征在于，其中：所述至少两个读取/写入数据端口为双倍数据速率端口，其经配置以在所述定时时钟的上升沿和下降沿上接收写入数据。3.根据权利要求1所述的存储器装置，其特征在于，其中：所述至少两个读取/写入数据端口为双倍数据速率端口，其经配置以在所述定时时钟的上升沿和下降沿上输出读取数据。4.根据权利要求1所述的存储器装置，其特征在于，其中：存储体的数目是选自两个、四个或八个。5.根据权利要求1所述的存储器装置，其特征在于，其中所述存储器装置还包括：第二地址端口，其也经配置以在所述定时时钟的下降沿和上升沿上接收对应于不同存储体中的位置的地址。6.根据权利要求5所述的存储器装置，其特征在于，其中：所述多个存储体各自包含多个静态随机存取存储器单元。7.根据权利要求1所述的存储器装置，其特征在于，其中：每一存取电路经配置以响应于一个所接收的地址值而存取至少两个数据存储位置的突发。8.一种存储器装置，其特征在于，包含：多个存储体，所述多个存储体包括第一存储体和第二存储体，每一存储体包括由不同存取电路存取的存储器位置；至少两个地址端口，每一地址端口经配置以在周期性定时信号的上升沿上锁存对应于与所述第一存储体相关联的第一读取操作的第一地址值，并且还经配置以在所述周期性定时信号的下降沿上锁存对应于与所述第二存储体相关联的第二读取操作的第二地址值，与所述第一读取操作相关联的所述上升沿和与所述第二读取操作的所述下降沿是所述周期性定时信号的同一循环的连续沿；以及多个数据端口，至少一个数据端口经配置以在所述周期性定时信号的不同转变上传递读取数据或输出读取数据，其中所述多个数据端口中的每个数据端口经配置以经由多个读取/写入电路中的一个和与所述多个存储体相...

【专利技术属性】
技术研发人员：迪尼许·玛黑许瓦里，
申请(专利权)人：赛普拉斯半导体公司，
类型：发明
国别省市：