本实用新型专利技术探讨用于减小对缓冲电路的静电放电(ESD)损坏的设备。在一个示例中，输出缓冲器可包括：输出；第一晶体管，被配置成将输出连接到高逻辑供电轨；第二晶体管，被配置成将输出节点连接到低逻辑供电轨；预驱动器逻辑，被配置成驱动第一晶体管的栅极和第二晶体管的栅极；以及第一电阻器，被配置成减小第一晶体管和预驱动器逻辑之间的ESD诱导电流。（*该技术在2022年保护过期，可自由使用*）
【技术实现步骤摘要】
本技术涉及电 子电路，更具体地说，涉及用于电子电路的静电放电保护。
技术介绍
静电放电(ESD)可表现为处于不同电势的导体间的突发瞬时电流，在某些示例中，该突发瞬时电流可能会损坏电子元件或材料。在ESD测试期间，输入/输出(I/O)缓冲器(例如，高电流I/O缓冲器，例如那些在蜂窝电话或其他具有I/O的电子器件中发现的)被损坏。失效分析发现I/o缓冲器内部的预驱动器(pre-driver)电路被损坏。进ー步的测试表明预驱动器电路的输出PMOS的大漏/栅电容会导致ESD电荷耦合到预驱动器上。
技术实现思路
本技术探讨用于减小对缓冲电路的ESD损坏的设备。在一个示例中，输出缓冲器可包括输出；第一晶体管，被配置成将输出连接到高逻辑供电轨；第二晶体管，被配置成将输出节点连接到低逻辑供电轨；预驱动器逻辑，被配置成驱动第一晶体管的栅极和第二晶体管的栅极；以及第一电阻器，被配置成减小第一晶体管和预驱动器逻辑之间的静电放电(ESD)诱导电流。在一个示例中，一种设备可包括N沟道金属氧化物半导体(NMOS)场效应晶体管预驱动器；NM0S管；P沟道金属氧化物半导体(PMOS)场效应晶体管预驱动器；PM0S管；输出，位于所述NMOS管源极和所述PMOS管漏极之间；第一限流器，位于所述NMOS预驱动器和所述NMOS管栅极之间；以及第二限流器，位于所述PMOS预驱动器和所述PMOS管栅极之间。此概述的目的在于提供本专利申请的主题的概览，而非提供对本技术的排他性或穷尽性阐释。后续的具体实施方式用于提供更多与本专利申请有关的信息。附图说明在不需要按比例绘制的附图中，相似的数字可描述不同视图中的相似元件。具有不同字母后缀的相似数字可表示相似元件的不同情況。附图通常通过实例的方式而非通过限制的方式阐述本申请中所讨论的各种实施例。图I示出了配置成提供ESD保护的I/O缓冲电路的一般示例，该电路包括P沟道金属氧化物半导体(PMOS)场效应晶体管预驱动器、PMOS管、N沟道金属氧化物半导体(NMOS)场效应晶体管预驱动器、以及NMOS管；图2示出了配置成提供ESD保护的I/O缓冲电路的一般示例。具体实施方式静电放电(ESD)是处于不同电势的导体间的突发瞬时电流，在某些示例中，该突发瞬时电流可能会损坏电子元件或材料。在一个示例中，在ESD测试期间，输入/输出(I/O)缓冲器(例如，高电流I/O缓冲器，例如那些在蜂窝电话或其他具有I/O的电子器件中发现的)被损坏。失效分析发现I/o缓冲器内部的预驱动器电路被损坏。进ー步的测试表明预驱动器电路的输出PMOS的大漏/栅电容会导致ESD电荷耦合到预驱动器上。当I/O缓冲器是过压容限(over-voltage tolerant) I/O缓冲器时,该问题会变得更严重，因为在过压容限I/O缓冲器中，输出PMOS的漏/栅电容和源/栅电容会促成ESD耦合。本专利技术人已经认识到ー种改善静电放电(ESD)性能的方法和系统，该方法和系统与现有用于ESD保护的系统和方法相比，无需利用有效娃面积(significant siliconarea)，从而不牺牲输入/输出(I/O)缓冲器性能。在一个示例中，电源和预驱动器电路的输出可被限流的从而确保从接触垫到预驱动器中易损(vulnerabIe) NMOS的所有路径免受ESD。在一个示例中，限流不足以引起在I/O最大启动速度(I/O max toggling speed)或边缘速率方面的性能降低。图I示出了配置成提供ESD保护的1/0缓冲电路100的一般示例，该1/0缓冲电路100 包括 PMOS 预驱动器 101、PMOS 管(M2) 102、NMOS 预驱动器 103、以及 NMOS 管(Ml) 104。在一个示例中，在ESD事件中，1/0缓冲电路的输出(OUT)处的电压相对于供电轨(supplyrail) 105的电压(Vk)为正。因此，1/0缓冲电路100的输出(OUT)处的电压可为PMOS管(M2) 102的源极和漏极。ESD事件的电压的变化率可増加PMOS管(M2) 102的源极和漏极到PMOS管(M2) 102的栅极的耦合。在某些示例中，对于PMOS预驱动器101的内部电路来说，以及类似地，对于NMOS预驱动器103的内部电路来说，栅极电压均太高，因此预驱动器101、103的内部电路会被损坏。在图I的示例中，1/0缓冲电路100可包括ー个或两个以上限流器以减小ESD诱导电流的损坏效应。在一个示例中，第一限流器106可位于PMOS预驱动器的输出和PMOS管(M2)102的栅极之间。在某些示例中，第二限流器107可位于NMOS预驱动器103的输出和NMOS管(Ml) 104的栅极之间。在一些不例中，一个或两个以上限流器108、109可位于电源到PMOS预驱动器101或NMOS预驱动器103的路径中。在一个示例中，限流器106、107、108、109可减少由ESD诱导的击穿电流，从而保护PMOS预驱动器101或NMOS预驱动器104。在其他示例中，ー个或两个以上限流器的各种变形可用在1/0缓冲电路100的不同位置以限制击穿电流。在一个示例中，ー个或两个以上限流器107、109可包括电阻器，该电阻器被配置成当NMOS预驱动器103进入骤回(snap-back)时进行限流，且可保护硅免于熔化。在某些示例中，该电阻器的值不足以引起在1/0最大启动速度或边缘速率方面的性能降低。在某些示例中，1/0缓冲电路100可包括电压转换器110，该电压转换器110将电源电压(VDD)或输出(OUT)处的电压中的较高ー个供应到供电轨105。图2示出了配置成提供ESD保护的1/0缓冲电路200的一般示例。1/0缓冲电路200可包括PMOS管202和匪OS管204以驱动1/0缓冲电路200的输出(OUT)。在某些示例中，I/o缓冲电路200可包括预驱动器和使能逻辑220。在某些示例中，预驱动器逻辑可在输入(IN)处接收信号并可驱动PMOS管202和NMOS管204在输出(OUT)处提供相应信号。在某些示例中，使能逻辑可在使能输入(EN)处接收信号并可优先于(override)预驱动器逻辑将输出(OUT)維持在默认逻辑状态，例如通过将输出(OUT)连接到高逻辑供电轨221处的电压(Vk)或将输出(OUT)连接到低逻辑供电轨222处的电压(Vss)。在某些示例中，使能逻辑可包括在第一状态将电源电压(Vdd)连接到高逻辑供电轨221、并在第二状态将电源电压(Vdd)从高逻辑供电轨221断开的使能晶体管223。在一个示例中，使能逻辑可驱动PMOS管202和NMOS管204使得输出(OUT)从高逻辑供电轨221断开而与低逻辑供电轨222连接。在某些示例中，预驱动器和使能逻辑220可缠结在一起(intertwine)并可包括NAND门224和NOR门225。在一个示例中，ESD可提供对于NAND门224和NOR门225的元件来说太高的电压从而使得ESD诱导电压可超过漏极至衬底ニ极管结的击穿电压，因此熔化NAND门224和NOR门225的部分。在一个示例中，限流器205，例如电阻器，可放置于NAND门224的输出与PMOS管202的栅极之间，以减小ESD诱导电流，并阻止对NAND门224本文档来自技高网...
【技术保护点】
一种电路，其特征在于，包括：输出；第一晶体管，被配置成将输出连接到高逻辑供电轨；第二晶体管，被配置成将输出连接到低逻辑供电轨；预驱动器逻辑，被配置成驱动第一晶体管的栅极和第二晶体管的栅极；以及第一电阻器，被配置成减小第一晶体管和预驱动器逻辑之间的静电放电ESD诱导电流。
【技术特征摘要】
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【专利技术属性】
技术研发人员：克里斯托弗·A·贝内特，康泰现，
申请(专利权)人：快捷半导体苏州有限公司，快捷半导体公司，
类型：实用新型
国别省市：
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