本发明专利技术的目的在于提供一种反馈电容小、且开关损耗低的半导体装置。本发明专利技术的半导体装置具备：半导体基板（20）；漂移层（21），形成于半导体基板（20）表面上；第1阱区域（41），在漂移层（21）表面形成了多个；源极区域（80），是形成于各第1阱区域（41）表面的区域，将由该区域和漂移层（21）夹住的各第1阱区域（41）表面规定为沟道区域；栅电极（50），从沟道区域上到漂移层（21）上隔着栅极绝缘膜（30）形成；以及第2阱区域（43），在栅电极（50）下的漂移层（21）内部埋设，并且与相互相邻的各第1阱区域（41）的各个连接地形成。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体装置，特别涉及碳化硅半导体装置的反馈电容、导通损耗、开关损耗的降低。
技术介绍
在碳化硅半导体装置中，以往以来要求降低通电时的损耗(导通损耗)，并且降低在装置的开关时发生的损耗(开关损耗)。作为其解决方法，可以举出降低依赖于漏电极与栅电极的对置面积的反馈电容的例子。即，有如下手法如专利文献I所述，通过插入P提取区域来减少构成各单位单元的P基极层与P基极层之间(JFET区域)的面积。 另外，在作为专利文献I所示的碳化硅半导体装置的η沟道DMOS (DoubleDiffused M0S,双扩散M0S)中，对于构成各单位单元的p基极层,通过p提取区域使单元相互之间部分性地连接，经由P提取区域而与源电极短路。通过具有这样的构造，使被施加到元件的噪声还能够经由P提取区域而流入到通往源电极的通路，还能够提高元件的破坏耐量。进而，在元件整体中，P区域连续形成I个区域，所以局部的P基极层的电位上升被抑制，还能够提高元件的破坏耐量。专利文献I :日本特开平5 - 102487号公报
技术实现思路
但是，上述P提取区域是在P基极层的表面附近被连接，并且，从漂移层表面向漂移层里侧的方向延伸，所以存在如下问题各单位单元的实效的沟道宽度减少，并且JFET区域的一部分减少，虽然与不设置P提取区域的情况相比能够减少反馈电容，但导致沟道电阻以及JFET电阻增加。本专利技术是为了解决上述那样的问题而完成的，其目的在于提供一种半导体装置，不会导致沟道电阻、JFET电阻增加而能够降低反馈电容，降低导通损耗、开关损耗。本专利技术涉及的半导体装置，具备第I导电类型的半导体基板;第I导电类型的漂移层，形成于所述半导体基板表面上；第2导电类型的第I阱区域，在所述漂移层表面选择性地形成了多个；第I导电类型的源极区域，是在各所述第I阱区域表面选择性地形成的区域，将由该区域和所述漂移层夹住的各所述第I阱区域表面规定为沟道区域；栅电极，从所述沟道区域上到所述漂移层上，隔着绝缘膜而形成；多个第2导电类型的第2阱区域，在所述栅电极下的所述漂移层内部埋设，并且与相互相邻的各所述第I阱区域的各个连接地形成，俯视时覆盖多个所述第I阱区域之间的区域的一部分；源电极，与所述源极区域连接，并且仅与所述第I以及第2阱区域中的所述第I阱区域直接连接地形成；以及漏电极，形成于所述半导体基板背面。根据本专利技术的半导体装置，由于具备 第I导电类型的半导体基板;第I导电类型的漂移层，形成于所述半导体基板表面上；第2导电类型的第I阱区域，在所述漂移层表面选择性地形成了多个；第I导电类型的源极区域，是在各所述第I阱区域表面选择性地形成的区域，将由该区域和所述漂移层夹住的各所述第I阱区域表面规定为沟道区域；栅电极，从所述沟道区域上到所述漂移层上，隔着绝缘膜而形成；多个第2导电类型的第2阱区域，在所述栅电极下的所述漂移层内部埋设，并且与相互相邻的各所述第I阱区域的各个连接地形成，俯视时覆盖多个所述第I阱区域之间的区域的一部分；源电极，与所述源极区域连接，并且仅与所述第I以及第2阱区域中的所述第I阱区域直接连接地形成；以及漏电极，形成于所述半导体基板背面，从而不会导致沟道电阻、JFET电阻增加而能够降低反馈电容，降低导通损耗、开关损耗。本专利技术的目的、特征、局部方面、以及优点根据以下的详细说明和附图将更加明确。附图说明图I是实施方式I中的碳化硅半导体装置的俯视图。 图2是实施方式I中的碳化硅半导体装置的基板内部的表面附近的俯视图。图3是实施方式I中的碳化硅半导体装置的基板内部的俯视图。图4是实施方式I中的碳化硅半导体装置的元件端面中的纵剖面图。图5是实施方式I中的碳化硅半导体装置的元件端面中的纵剖面图。图6是实施方式I中的碳化硅半导体装置的制造方法中的纵剖面图。图7是实施方式I中的碳化硅半导体装置的制造方法中的变形例的纵剖面图。图8是实施方式I中的碳化硅半导体装置的制造方法中的变形例的纵剖面图。图9是实施方式I中的碳化硅半导体装置的制造方法中的纵剖面图。图10是实施方式I中的碳化硅半导体装置的制造方法中的变形例的纵剖面图。图11是实施方式I中的碳化硅半导体装置的制造方法中的纵剖面图。图12是实施方式I中的碳化硅半导体装置的制造方法中的变形例的纵剖面图。图13是实施方式I中的碳化硅半导体装置的制造方法中的变形例的纵剖面图。图14是实施方式I中的碳化硅半导体装置的制造方法中的纵剖面图。图15是实施方式I中的碳化硅半导体装置的制造方法中的纵剖面图。图16是实施方式I中的碳化硅半导体装置的俯视图。图17是实施方式I中的碳化硅半导体装置的变形例的俯视图。图18是实施方式I中的碳化硅半导体装置的变形例的俯视图。图19是实施方式I中的碳化硅半导体装置的变形例的俯视图。图20是实施方式I中的碳化硅半导体装置的变形例的俯视图。图21是实施方式I中的碳化硅半导体装置的变形例的俯视图。图22是实施方式I中的碳化硅半导体装置的变形例的俯视图。图23是实施方式I中的碳化硅半导体装置的俯视图。图24是实施方式I中的碳化硅半导体装置的变形例的俯视图。图25是实施方式I中的碳化硅半导体装置的变形例的俯视图。图26是实施方式I中的碳化硅半导体装置的变形例的俯视图。图27是实施方式I中的碳化硅半导体装置的俯视图。图28是实施方式I中的碳化硅半导体装置的变形例的俯视图。图29是实施方式I中的碳化硅半导体装置的变形例的俯视图。图30是实施方式I中的碳化硅半导体装置的上表面的电子显微镜照片。图31是实施方式I中的碳化硅半导体装置的上表面的电子显微镜照片。图32是示出通过实施方式I制作出的碳化硅半导体装置中的杂质浓度分布的图。图33是实施方式2中的碳化硅半导体装置的俯视图。图34是实施方式2中的碳化硅半导体装置的变形例的俯视图。图35是实施方式2中的碳化硅半导体装置的变形例的俯视图。 图36是实施方式2中的碳化硅半导体装置的俯视图。图37是实施方式2中的碳化硅半导体装置的变形例的俯视图。图38是实施方式2中的碳化硅半导体装置的变形例的俯视图。图39是实施方式2中的碳化硅半导体装置的变形例的俯视图。图40是实施方式2中的碳化硅半导体装置的变形例的俯视图。图41是实施方式3中的碳化硅半导体装置的俯视图。图42是实施方式3中的碳化硅半导体装置的变形例的俯视图。图43是实施方式3中的碳化硅半导体装置的变形例的俯视图。图44是实施方式3中的碳化硅半导体装置的俯视图。图45是实施方式3中的碳化硅半导体装置的变形例的俯视图。图46是实施方式3中的碳化硅半导体装置的变形例的俯视图。图47是实施方式3中的碳化硅半导体装置的制造方法中的纵剖面图。图48是实施方式3中的碳化硅半导体装置的制造方法中的纵剖面图。图49是实施方式3中的碳化硅半导体装置的制造方法中的纵剖面图。图50是实施方式4中的碳化硅半导体装置的制造方法中的纵剖面图。图51是示出通过实施方式4制作出的碳化硅半导体装置中的杂质浓度分布的图。(符号说明)20 :半导体基板；21 :漂移层；30 :栅极绝缘膜；31 :场氧化膜；32 :层间绝缘膜；40 JTE区域;41、41a、41b :第I阱区域；42 :周边区域；43 :第2阱区域；44 :第3阱区域；46 ；47 :阱接触区本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：三浦成久，中田修平，大塚健一，渡边昭裕，渡边宽，
申请(专利权)人：三菱电机株式会社，
类型：
国别省市：
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