n型半导体器件及其制造方法技术

本申请公开了一种n型半导体器件及其制造方法。该器件的结构包括：半导体衬底；沟道区，位于所述半导体衬底上；栅堆叠，位于所述沟道区上，所述栅堆叠包括栅介质层和栅电极，所述栅介质层位于所述沟道区上，所述栅电极位于栅介质层上；源/漏区，位于所述沟道区两侧且嵌入所述半导体衬底中；其中，在所述栅介质层的上表面、下表面、以及所述栅电极的下表面中至少一个表面分布有Hf、La、Er、Y或Ta中的一种或多种的组合。本发明专利技术的实施例适用于MOSFET的制造。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件及其制造方法，尤其涉及ー种高k栅介质/金属栅半导体器件和制造方法，其通过在高k栅介质的上、下界面和金属栅电极下表面引入铝元素，有助于η型金属栅功函数的调节。
技术介绍
40多年来，集成电路技术按摩尔定律持续发展，特征尺寸不断縮小，集成度不断提高，功能越来越強。目前，金属氧化物半导体场效应晶体管(MOSFET)的特征尺寸已进入亚50nm。伴随器件特征尺寸的不断减小，如果仍采用传统的氧化硅栅介质/多晶硅形成的栅堆叠，栅介质漏电会成指数规律急剧增加，多晶硅耗尽效应越来越严重，多晶硅电阻也会随之増大。为了克服以上困难，エ业界开始采用高k栅介质和金属栅电极形成新型栅堆叠结 构代替传统的栅堆叠。高k栅介质在保持具有相同的等效氧化层厚度的前提下，具有更高的物理厚度，从而有效减小了栅介质漏电，并且金属栅电极可以从根本上消除多晶硅耗尽效应。为了获得合适的阈值电压，通常要求nMOSFET金属栅材料的功函数在4.2eV附近，然而具有如此低功函数的金属材料化学稳定性差，易与栅介质发生反应，导致器件性能的退化。因此采用这种金属材料来调节η型器件的功函数很不现实。因此有必要引进ー种新型的η型半导体器件及其制造方法，以便有效调节nMOSFET的功函数，改善器件的性能。
技术实现思路
为了解决上述技术问题，本专利技术提出了ー种新型的η型半导体器件及其制造方法，能够有效调节nMOSFET的功函数，改善器件的性能。根据本专利技术的ー个方面，提供了一种半导体器件，包括半导体衬底；沟道区，位于半导体衬底上；栅堆叠，位于沟道区上，栅堆叠包括栅介质层和栅电极层，其中，栅介质层位于沟道区上，栅电极层位于栅介质层上；源/漏区，位于沟道区两侧且嵌入半导体衬底中；其中，在栅介质层的上表面、下表面、以及所述栅电极的下表面中的至少ー个表面分布有Hf、La、Er、Y或Ta中的一种或多种的组合。优选地，Hf、La、Er、Y、Ta元素与 O 结合形成 Hf_0、La-0, Er-O, Y_0、Ta-O 电偶极子。可选地，所述栅介质层包括含Hf、La、Er、Y或Ta的高k栅介质层；或者栅介质层可以包括第一介质层和第二介质层，其中，第一介质层为高k栅介质层，第二介质层为含Hf、La、Er、Y或Ta的氧化物或氮化物层，厚度为2_15 A,并且位于第一介质层的上表面和下表面中至少ー处。在上述方案中，所述高k栅介质层包括HfON、HfLaON, HfSiON, HfTaON, La203、Er2O3^Y2O3中的任一种或多种的组合。可选地，所述栅电极层包括含第一金属层，所述第一金属层为含Hf或Ta的金属氮化物层,例如可以包括HfN、TaN中的任一种或多种的组合。可选地，所述栅电极层进一歩包括位于所述第一金属层上的第二金属层，所述第ニ金属层可以包括Mo、W或其组合。优选地，在栅介质层与半导体衬底之间进一歩包括氧化物层，该氧化物层有利于在栅介质层的下表面形成Hf-0、La-0、Er-O, Y-O, Ta-O电偶极子。根据本专利技术的另ー个方面，提供了一种半导体器件的制备方法，包括提供半导体衬底；在半导体衬底上形成栅堆叠，栅堆叠包括栅介质层和栅电极层，栅介质层形成于沟道区上，栅电极层形成于栅介质层上；在栅堆叠的两侧形成侧墙；在栅堆叠的两侧嵌入半导体衬底形成源/漏区；其中，在栅介质层的上表面和下表面中的至少ー个表面分布有Hf、La、Er、Y或Ta中的一种或多种的组合。 优选地，所述在半导体衬底上形成栅堆叠的步骤包括在所述半导体衬底上形成栅介质层；在所述栅介质层上形成栅电极层；对所述栅电极层和栅介质层进行图案化刻蚀，以形成栅堆叠。其中，在所述半导体衬底上形成栅介质层的步骤可以包括在所述半导体衬底上依次形成包括第一介质层和第二介质层的栅介质层；对所述栅介质层在含氧气的氮气中进行热退火处理，氮气中氧气的含量为1% -10% ;其中，第一介质层为高k栅介质层，第二介质层为含Hf、La、Er、Y或Ta的氧化物或氮化物层，并且位于第一介质层的上表面和下表面中的至少ー处。热退火后，栅介质层中的Hf、La、Er、Y、Ta与O结合形成Hf-O、La-O、Er-O、Y-0, Ta-O电偶极子。优选地，在栅介质层上形成栅电极层的步骤包括在栅介质层上形成第一金属层，第一金属层为含Hf、La、Er、Y或Ta的金属氮化物层；在第一金属层上形成第二金属层。其中，第二金属层可以包括Mo、W或其组合。优选地，在形成栅堆叠之前，该方法进ー步包括在半导体衬底上形成氧化层。优选地，在形成源/漏区后，该方法进ー步包括对所述栅堆叠进行热退火处理以使所述栅堆叠中的Hf、La、Er、Y、Ta元素形成Hf_0、La-0, Er-O, Y-O, Ta-O电偶极子。本专利技术提供的这种半导体结构及其制备方法，由于Hf、La、Er、Y或Ta元素的引入，经高温退火在栅介质层与栅电极的界面处、以及栅介质层与半导体衬底之间的界面处形成电偶极子，导致界面处能级的变化，使金属栅的平带电压向负向移动，有利于NMOS金属栅功函数的调节。附图说明通过以下參照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中图1-4示出了根据本专利技术实施例得到的半导体器件的结构示意图；图5-9示出了根据本专利技术实施例制造半导体器件的流程中各步骤对应的器件结构的截面图。图10所示是采用本专利技术制备的半导体器件的平带电压与等效氧化层(Vfb-EOT)的关系曲线，通过计算可获得金属栅的功函数为4. 3eV。图11和12所示是采用本专利技术制备的nMOSFET的电学特性，阈值电压为O. 24V，饱和电流从 I. 17X IO-4A/μ m( I Vgs I = Vds = I. 5V)。附图标记说明1000，半导体衬底；1002，沟道区；1004，第二介质层；1006，第一栅介质层；1008，第二介质层；1010，第一金属层；1012，第二金属层；1014，多晶硅；1016，侧墙；1018，源/漏区；1020，金属硅化物；1022，浅沟槽隔离；102，栅介质层；104，栅电极层。具体实施例方式以下，通过附图中示出的具体实施例来描述本专利技术。但是应该理解，这些描述只是示例性的，而并非要限制本专利技术的范围。此外，在以下说明中，省略了对公知结构和技术的 描述，以避免不必要地混淆本专利技术的概念。在附图中示出了根据本专利技术实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。图I示出了根据本专利技术的一个实施例得到的半导体器件。其中，该半导体器件包括半导体衬底1000 ;沟道区1002，位于半导体衬底1000上；栅堆叠，位于沟道区1002上，栅堆叠包括栅介质层102和栅电极层104,栅介质层102位于沟道区1002上,栅电极104位于栅介质层102上；源/漏区1018，位于沟道区1002两侧且嵌入半导体衬底中；其中，在栅介质层102的上表面和下表面中的至少ー个表面分布有Hf、La、Er、Y或Ta中的一种或本文档来自技高网...

【技术保护点】
一种n型半导体器件，包括：半导体衬底；沟道区，位于所述半导体衬底上；栅堆叠，位于所述沟道区上，所述栅堆叠包括栅介质层和栅电极层，所述栅介质层位于所述沟道区上，所述栅电极层位于栅介质层上；源/漏区，位于所述沟道区两侧且嵌入所述半导体衬底中；其中，在所述栅介质层的上表面、下表面、以及所述栅电极的下表面中的至少一个表面分布有Hf、La、Er、Y或Ta中的一种或多种的组合。

【技术特征摘要】

【专利技术属性】
技术研发人员：许高博，徐秋霞，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：