记忆体阵列的擦除方法技术

本发明专利技术是有关于一种记忆体阵列的擦除方法，此记忆体阵列包括多个记忆胞串，每个记忆胞串包括连接至多条字元线的多个记忆胞。此记忆体阵列的擦除方法包括下列步骤。提供第一电压至记忆体阵列的基底。提供第二电压至选定记忆胞的一字元线，并提供多个导通电压至其余的字元线。以及，分别提供第三电压与第四电压至选定记忆胞的第一源极/漏极区与第二源极/漏极区，以利用带对带热空穴注入法来擦除选定记忆胞，其中第三电压不等于第四电压。藉此本发明专利技术利用记忆胞的自我升压或以直接施加电压的方式，通过带对带热空穴注入法实现了对特定记忆胞串内的选定记忆胞的擦除，使其他记忆胞不会受到擦除操作的影响，同时降低了擦除方法中所施加的操作电压。

【技术实现步骤摘要】

本专利技术涉及一种记忆体阵列的操作方法，特别是涉及一种在记忆体阵列中针对选定记忆胞的擦除方法。
技术介绍
半导体记忆体可分为挥发性记忆体与非挥发性记忆体，而非挥发性记忆体即使在电源关闭时也能够储存资料，例如快闪记忆体(Flash Memory)。快闪记忆体现已经发展为高密度储存的应用，像是数字相机的记忆卡、MP播放器的记忆体、以及通用串行总线(USB) 的记忆装置。另外，快闪记忆体的应用也延伸到个人电脑的储存装置上，像是固态硬盘(SSD)。因此，对于快闪记忆体而言，未来还有许多可预期的市场领域。图I是NAND型快闪记忆体阵列100的示意图。请参阅图I所示，NAND型快闪记忆体阵列100包括多个记忆胞串，例如记忆胞串150_1 150_2。每个记忆胞串包括有相互串联的选择晶体管、多个记忆胞及接地晶体管。每个记忆胞分别连结至对应的字元线。选择晶体管与接地晶体管的栅极端分别耦接至串选择线SSL与接地选择线GSL，以分别通过串选择线SSL及接地选择线GSL来施加电压至选择晶体管与接地晶体管的栅极端。例如，记忆胞串150_1包括选择晶体管SW11、记忆胞101 132及接地晶体管SW12，且记忆胞101 132分别耦接至字元线WLl WL32。选择晶体管SWll与SW21的一端分别耦接至位元线BLl与BL2，并提供接地电压GND至接地晶体管SW12与SW22的另一端。在传统NAND型快闪记忆体阵列100的擦除方法中，通常会以一个记忆区块为单位，例如将记忆胞串150_1 150_2视为同一记忆区块，施加20V电压于记忆区块中所有的记忆胞(例如虚框160内的记忆胞)的基底(substrate)(亦即，基底电压Vs等于20V)，并将位元线BLl BLN浮接(floating)。接着，通过串选择线SSL及接地选择线GSL将电源电压Vcc施加于选择晶体管SWll及接地晶体管SW12的栅极端或使其浮接，致使记忆胞串150_1 150_2的两端皆为浮接。之后，再将接地电压GND提供至字元线WLl WL32，使每个记忆胞的栅极与基底之间形成一个高电压降。如此一来，记忆胞的浮动栅内的电子将能穿透记忆胞的氧化层而注入至基底，进而擦除记忆胞。此种擦除方法可称作福勒-诺德哈姆穿隧(Fowler-Nordheim tunneling)方法,或称为FN擦除方法。一般来说，现有快闪记忆体阵列通常使用上述的FN穿隧方法进行擦除操作，然而FN穿隧方法必须施加较大的压降才能实现，例如施加大于20V以上的压降才能建立足够的垂直电场。此外，快闪记忆体在程序化-擦除循环(programming-erasing cycle ；P/E cycle)操作上具有次数限制，例如商业上的快闪记忆体通常保证可具有十万次的程序化-擦除能力。然而，传统的FN穿隧方法仅能以整个记忆区块为单位进行擦除。藉此，另一个缺点在于，FN擦除操作无法指定单一记忆胞进行擦除操作。换句话说，快闪记忆体阵列可以提供选定记忆胞的随机读取与写入操作，却无法任意的进行随机擦除。因此，如何针对选定记忆胞进行擦除，并同时降低其操作电压，便是快闪记忆体在擦除操作上所面临的一大挑战。由此可见，上述现有的在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的，实属当前重要研发课题之一，亦成为当前业界极需改进的目标
技术实现思路
本专利技术的目的在于，克服现有的存在的缺陷，而提供一种新的，所要解决的技术问题是使其利用记忆胞的自我升压或以直接施加电压的方式，利用带对带热空穴注入法来擦除选定记忆胞，藉以降低擦除方法中所施加的操作电压，非常适于实用。本专利技术的目的及解决其技术问题是采用以下技术方案来实现的。依据本专利技术提出的一种，此记忆体阵列包括多个记忆胞串，每个记忆胞串则包括连接至多条字元线的多个记忆胞。包括下列步骤。提供第一电压至记忆体阵列的基底。提供第二电压至选定记忆胞的一字元线，并提供多个导通电压至其余的字元线。以及，分别提供第三电压与第四电压至选定记忆胞的第一源极/漏极区与第二源极/漏极区，以利用带对带热空穴注入法来擦除选定记忆胞，其中第三电压不等于第四电压。本专利技术的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的，其中每个记忆胞串还包括有第一晶体管(例如，选择晶体管)与第二晶体管(例如，接地晶体管)。并且，更包括下列步骤。导通连接至选定记忆胞的第一晶体管与第二晶体管其中之一，或是同时导通连接至选定记忆胞的第一晶体管与第二晶体管。前述的，其中每一该些记忆胞串还包括一第一晶体管与一第二晶体管，且还包括下列步骤。导通连接至选定记忆胞的第一晶体管，以提供第三电压至选定记忆胞的第一源极/漏极区。以及，关闭连接至选定记忆胞的第二晶体管，以使连接至选定记忆胞的第二源极/漏极区的记忆胞的通道自我升压至第四电压。前述的，其中每一该些记忆胞串还包括一第一晶体管与一第二晶体管，且该还包括导通连接至该选定记忆胞的该第一晶体管，以提供该第三电压至该选定记忆胞的第一源极/漏极区；以及导通连接至该选定记忆胞的该第二晶体管，以提供该第四电压至该选定记忆胞的第二源极/漏极区。前述的，其中所述的第三电压为一接地电压。前述的，其中所述的还包括下列步骤。分别提供第五电压与第六电压至连接上述字元线的非选定记忆胞的第一源极/漏极区与第二源极/漏极区，以禁止此非选定记忆胞被擦除。前述的，其中每一该些记忆胞串还包括一第一晶体管与一第二晶体管，且还包括下列步骤。同时关闭连接至非选定记忆胞所属的记忆胞串的第一晶体管与第二晶体管，以使连接至非选定记忆胞的第一源极/漏极区的记忆胞的通道可自我升压至第五电压，并使连接至非选定记忆胞之第二源极/漏极区的记忆胞的通道可自我升压至第六电压。前述的，其中每一该些记忆胞串还包括一第一晶体管与一第二晶体管，且还包括下列步骤。同时导通连接至非选定记忆胞所属的记忆胞串的第一晶体管与第二晶体管，以分别提供第五电压及第六电压至非选定记忆胞之第一源极/漏极区及第二源极/漏极区。前述的，其中每一该些记忆胞串还包括一第一晶体管与一第二晶体管，且还包括下列步骤。关闭连接至非选定记忆胞所属的记忆胞串的第一晶体管，以使连接至非选定记忆胞的第一源极/漏极区的记忆胞的通道自我升压至第五电压。以及，导通连接至非选定记忆胞所 属的记忆胞串的第二晶体管，以提供第六电压至非选定记忆胞之第二源极/漏极区。前述的，其中所述的第二电压小于O。本专利技术与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本专利技术至少具有下列优点及有益效果本专利技术利用记忆胞的自我升压或以直接施加电压的方式，使其在选定记忆胞能够形成能带对能带(band to band ;BTB)热空穴擦除操作，如此便可针对特定记忆胞串内的选定记忆胞进行擦除，并使其他记忆胞不会受到擦除操作的影响。此外，由于BTB热空穴擦除操作所需的电压差将会低于FN擦除操作所需的垂直电场，因此可大幅度降低擦除方法中所施加的操作电压。综上所述，本专利技术是有关于一种，此记忆体阵列包括多个记忆胞串，每个记忆胞本文档来自技高网...

【技术保护点】
一种记忆体阵列的擦除方法，其特征在于其中该记忆体阵列包括多个记忆胞串，每一该些记忆胞串包括连接至多条字元线的多个记忆胞，该记忆体阵列的擦除方法包括以下步骤：提供一第一电压至该记忆体阵列的一基底；提供一第二电压至一选定记忆胞的一字元线，并提供多个导通电压至其余的字元线；以及分别提供一第三电压与一第四电压至该选定记忆胞的第一源极/漏极区与第二源极/漏极区，以利用带对带热空穴注入法来擦除该选定记忆胞，其中该第三电压不等于该第四电压。

【技术特征摘要】

【专利技术属性】
技术研发人员：黃竣祥，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：