本发明专利技术涉及一种解决QC-LDPC码低延时并行编码的方案，其特征在于，所述QC-LDPC低延时并行编码器主要由寄存器、求和阵列、选择扩展器和b位二输入异或门四部分组成。本发明专利技术提供的QC-LDPC低延时并行编码器无缓存延时，能在总体上提高编码速度的条件下有效减少资源需求，具有控制简单、资源消耗少、功耗小、成本低等优点。
【技术实现步骤摘要】
本专利技术涉及通信领域，特别涉及一种通信系统中QC-LDPC码并行编码器的低延时实现方法。
技术介绍
由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。低密度奇偶校验(Low-Density Parity-Check, LDPC)码以其逼近Shannon限的优异性能成为信道编码领域的研究热点。准循环LDPC码(Quasic-LDPC，QC-LDPC)码是一种特殊的LDPC码,其编码可采用移位寄存器加累加器(Shift-Register-Adder-Accumulator，SRAA)加以实现。 SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由aXt个bXb阶循环矩阵Gi^ (I彡i彡a, I彡j彡t)构成的阵列，t=a+c。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。并行SRAA法的编码速度快，但需要先把信息向量缓存完毕才能开始编码，导致延时长。如果采用逐位输入信息比特的方式，那么缓存信息向量造成的延时长达ab个时钟周期。并行SRAA法完成一次编码需要b+t个时钟周期，需要(ac+t)b个寄存器、acb个二输入与门和acb个二输入异或门。假设循环矩阵的阶数b不是素数，可被分解为b=UX (1!<1)，其中，11不等于1，1不等于b。QC-LDPC高速编码的现有解决方案是采用并行SRAA法，所需的编码时间仅为b+t个时钟周期。然而，逐位串行缓存信息向量造成的延时长达ab个时钟周期，远远大于编码时间。即使以u位并行方式高速缓存信息向量，也会产生ax个时钟周期的延时。此外，当采用硬件实现高速编码时，如此多的资源需求意味着功耗大、成本高。
技术实现思路
针对QC-LDPC码高速编码的现有实现方案中存在的延时长和资源需求量大缺点，本专利技术提供了一种低延时的并行编码方法，无缓存延时，能在总体上提高编码速度的同时，减少资源需求。如图I所示，QC-LDPC码的低延时并行编码器主要由4种功能模块组成寄存器、求和阵列、选择扩展器和b位二输入异或门。整个编码过程分4步完成第I步，清零寄存器Ra+1 Rt ;第2步，并行输入u位信息比特em, em+1, ...，(O ( n<ax),寄存器R1 Ra串行左移u位，缓冲信息向量s，选择扩展器的块行号控制端输入P=[n/x]+l (符号[n/X]表示不大于n/x的最大整数)，选择扩展器Α Μ。根据P的数值分别从求和阵列的输出端中选择b个共同构成向量(em，与子块行矩阵Up的乘积，b位二输入异或门A1 (I彡I彡c)将乘积的第I段b比特与寄存器Ra+1串行循环左移u位的结果相加，和存回寄存器Ra+1 ;第3步，以I为步长递增改变η的取值，重复第2步ax次；第4步，并行输出码字V= (S，P)。本专利技术提供的QC-LDPC低延时并行编码器，能在总体上提高编码速度的前提下有效减少资源需求，从而达到降低硬件成本和功耗的目的。关于本专利技术的优点与精神可通过接下来的专利技术详述及附图得到进一步的了解。附图说明图I是QC-LDPC码的低延时并行编码器整体结构；图2是求和阵列的构成示意图；图3比较了传统的并行SRAA法与本专利技术的编码速度和资源消耗。具体实施例方式下面结合附图和具体实施例对本专利技术作进一步说明，但不作为对本专利技术的限定。 QC-LDPC码是一类特殊的LDPC码，它的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环特点，故被称为准循环LDPC码。从行的角度看，循环矩阵的每一行都是上一行(首行是末行)循环右移一位的结果；从列的角度看，循环矩阵的每一列都是前一列(首列是末列)循环下移一位的结果。循环矩阵的行向量构成的集合与列向量构成的集合完全相同，因此，循环矩阵完全可由它的首行或首列来表征。QC-LDPC码的生成矩阵G是由aXt个bXb阶循环矩阵Gi,」(I彡i彡a, I彡j彡t)构成的阵列I O …O Gl,,+1 Gl.a^2 …Gu0 I ··· O G2iiu G2a+2 ··· G2rCj- ........( ) ο O …Jr Gaa+i Ga'a+1 …Ga't_G (或H)的连续b行和b列分别被称为块行和块列。假设循环矩阵的阶数b不是素数，可被分解为b=ux (u<x)，其中，u不等于l，x不等于b。那么，生成矩阵G第P(l^P <a)块行、后c块列中所有循环矩阵的前u行构成了一个UXbc阶矩阵，称之为子块行矩阵，记作Up。Up可视为由be个u维列向量构成的。生成矩阵G对应码字V= (S，P) ,G的前a块列对应的是信息向量S= Gci, e1；…，,后c块列对应的是校验向量P。以b比特为一段，信息向量s被等分为a段，即S=(Sl，S2,…，Sa);校验向量P被等分为C段,即P= (P1, P2,…，P。)。由式(I)、循环矩阵和子块行矩阵的特点，图I给出了 QC-LDPC码的低延时并行编码器，它主要由寄存器、求和阵列、选择扩展器和b位二输入异或门四种功能模块组成。寄存器R1 Ra用于缓存信息向量S= (Sl，S2, -,Sa)，寄存器Ra+1 Rt用于计算和存储校验向量P= (P1, P2, ···, Pc)。求和阵列对并行输入的u位信息比特em, em+1,…，(O ( n〈ax)进行求和，具体而言，是从中选取m (I SmSu)个不同的元素进行模2加。由排列组合知识可知，穷举可得到2U-1个不同的求和表达式。2U-1个求和表达式可用2U-1个多输入异或门加以实现。多输入异或门的输入端数目范围是1、，当只有一个输入端时，单输入异或门实际上是直连线。综上，求和阵列有u个输入端和2U-1个输出端，其内部由2U-1个多输入异或门组成，如图2所示。选择扩展器M1(ISISc)受控于生成矩阵G的块行号P，它与向量(em，、+1，···，em+u-i) (O ( n〈ax)的关系为P =[n/x]+l (符号[n/x]表示不大于n/x的最大整数)。选择扩展器札 M。在求和阵列运算结果的基础上,完成向量(em, em+1,…，Gun^1) (O ( n〈ax)与子块行矩阵Up (l^P Sa)的并行乘法。选择扩展器M1从求和阵列的2U-1个输出端中选择一部分并扩展成b个，以构成向量(em，em+1,…，θ-Μ)与子块行矩阵Up乘积的第I段b比特，选择方式完全取决于Up的be个列向量。b位二输入异或门A1 (I ^ I ^ c)将向量(em, em+1, ...，一窗糾)(O ( n〈ax)与子块行矩阵Up乘积的第I段b比特累加到寄存器Ra+1中。本专利技术提供了一种QC-LDPC码的低延时并行编码方法，结合QC-LDPC码的低延时并行编码器(如图I所示)，其编码步骤描述如下第I步，清零寄存器Ra+1 Rt ； 第2步，并行输入u位信息比特em，em+1，…，(O ( n<ax),寄存器R1 Ra串行左移u位，缓冲信息向量S，选择扩展器的块行号控制端输入P = [n/x]+1，选择扩展器Mi M。根据P的数值分别从求和阵列的输出端中选择一部分并扩展成b个，以共同构成向量(em，em+1，…，与子块本文档来自技高网...
【技术保护点】
一种QC？LDPC码的低延时并行编码器，QC？LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵Gi,j构成的阵列，其中，a、t、b是正整数，c=t？a，1≤i≤a，1≤j≤t，b=ux，u、x是正整数，生成矩阵G对应码字v=(s,p)，G的前a块列对应的是信息向量s=(e0,e1,…,eab？1)，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s=(s1,s2,…,sa)，校验向量p被等分为c段，即p=(p1,p2,…,pc)，其特征在于，所述编码器包括以下部件：寄存器R1～Rt，寄存器R1～Ra用于缓存信息向量s=(s1,s2,…,sa)，寄存器Ra+1～Rt用于计算和存储校验向量p=(p1,p2,…,pc)；求和阵列，对并行输入的u位信息比特eun,eun+1,…,eun+u？1进行组合求和，其中，0≤neun,eun+1，...,eun+u？1)与子块行矩阵Uρ乘积的第l段b比特累加到寄存器Ra+1中，其中，1≤l≤c。...
【技术特征摘要】
1.一种QC-LDPC码的低延时并行编码器，QC-LDPC码的生成矩阵G是由aXt个bXb阶循环矩阵Gi,」构成的阵列,其中，a、t、b是正整数,c=t-a, l^i^a,t,b=ux,u、x是正整数，生成矩阵G对应码字V= (S，P)，G的前a块列对应的是信息向量S= (e0, θ1；…，^1)，后c块列对应的是校验向量P，以b比特为一段，信息向量s被等分为a段，即S=(Sl，S2,…，sa)，校验向量P被等分为c段，即P= (Pl, P2,…，P。)，其特征在于，所述编码器包括以下部件 寄存器R1 Rt，寄存器R1 Ra用于缓存信息向量S= (Sl, S2,-, sa)，寄存器Ra+1 Rt用于计算和存储校验向量P= (P1, Pb…，Pc); 求和阵列，对并行输入的U位信息比特em，em+1，…，em+u_i进行组合求和，其中，O ^ n<ax ； 选择扩展器M1 M。，在求和阵列运算结果的基础上，完成向量(em，em+1，…，与子块行矩阵Up的并行乘法，其中，I彡P彡a，P=[n/x]+l，符号[n/x]表示不大于n/x的最大整数； b位二输入异或门A1 AyA1将向量(em，em+1，. . .，与子块行矩阵Up乘积的第I段b比特累加到寄存器Ra+1中，其中，I彡I彡C。2.如权利要求I所述的并行编码器，其特征在于，所述子块行矩阵Up是由生成矩阵G第P块行、后c块列中所有循环矩阵的前u行构成的。3.如权利要求I所述的并行编码器，其特征在于，所述求和阵列有u个输入端和2U-1个输出端，求和阵列对并行输入的u位信息比特em，em+1，…，进行组合求和，所有子块行矩阵共有2U_1个不同的非零列向量,它们与向量(em, em+1,…，Gun^1)的内积对应...
【专利技术属性】
技术研发人员：蔡超时，张鹏，杨霏，
申请(专利权)人：苏州威士达信息科技有限公司，
类型：发明
国别省市：
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