一种半导体结构及其制造方法技术

本申请公开了一种半导体结构及其制造方法。该半导体结构包括：SOI衬底和位于所述SOI衬底上的MOSFET；所述SOI衬底自上而下包括SOI层、第一绝缘埋层、半导体埋层、第二绝缘埋层以及半导体衬底，所述半导体埋层中包含背栅区，所述背栅区为所述半导体埋层掺杂了第一极性的杂质后形成的区域；所述MOSFET包括栅堆叠和源/漏区，所述栅堆叠位于所述SOI层上，所述源/漏区位于所述SOI层中且位于所述栅堆叠的两侧；其中，所述背栅区中包括反掺杂区，所述反掺杂区位于所述栅堆叠下方，且包含第二极性的杂质，所述第一极性与第二极性相反。本发明专利技术的实施例适用于MOSFET的阈值调节。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域,更具体地,涉及一种形成于超薄SOI (Semiconductoron Insulator,绝缘层上半导体)上的半导体结构及其制造方法。
技术介绍
随着半导体器件的尺寸越来越小，器件的关键尺寸一栅长也变得越来越短。当金属氧化物半导体场效应晶体管(MOSFET, Metal Oxide Semiconductor Field EffectTransistor)的栅长减小到45nm以下时，MOSFET的短沟道效应(SCE, Short ChannelEffect)会变得越来越明显，包括器件的阈值电压发生漂移，载流子的迁移率降低，以及漏极感应势垒·降低(DIBL, Drain Induced Barrier Lower)等现象。 为了抑制短沟道效应，现有技术在半导体衬底与SOI结构之间增加一层半导体层，并进行离子掺杂形成背栅结构，通过对该背栅的电压控制来达到对器件阈值电压的调整，从而达到抑制短沟道效应的目的。然而采用这种方法，对于PMOS器件和nMOS器件，需要在背栅上施加不同的电压值以调整阈值电压，要求PMOS器件和nMOS器件有不同的背栅接触，因而增大了背栅接触面积，影响了半导体器件集成度的进一步提高。有鉴于此，需要提供一种新颖的半导体结构及其制造方法，以达到能够分别调节pMOSFET和nMOSFET的阈值电压的目的，并进一步提高器件的集成度。
技术实现思路
本专利技术的目的在于提供，以克服上述现有技术中的问题，提高器件的集成度并能够分别调节pMOSFET和nMOSFET的阈值电压。根据本专利技术的一方面，提供了一种半导体结构，包括S0I衬底和位于所述SOI衬底上的MOSFET ;所述SOI衬底自上而下包括SOI层、第一绝缘埋层、半导体埋层、第二绝缘埋层以及半导体衬底，所述半导体埋层中包含背栅区，所述背栅区为所述半导体埋层掺杂了第一极性的杂质后形成的区域；所述MOSFET包括栅堆叠和源/漏区，所述栅堆叠位于所述SOI层上，所述源/漏区位于所述SOI层中且位于所述栅堆叠的两侧；其中，所述背栅区中包括反掺杂区，所述反掺杂区位于所述栅堆叠下方，且包含第二极性的杂质，所述第一极性与第二极性相反。根据本专利技术的另一方面，提供了一种半导体结构的制造方法，包括以下步骤提供SOI衬底，所述SOI衬底自上而下包括SOI层、第一绝缘埋层、半导体埋层、第二绝缘埋层以及半导体衬底；在所述半导体埋层中掺杂第一极性的杂质以形成背栅区；在所述SOI层上形成M0SFET，所述MOSFET包括牺牲栅和源/漏区，所述牺牲栅位于所述SOI层上，在所述牺牲栅外侧环绕有侧墙，所述源/漏区位于所述SOI层中且位于所述牺牲栅的两侧；去除所述牺牲栅以在所述侧墙内形成开口 ；向所述开口中注入第二极性的杂质，从而在所述开口下方的所述背栅区中形成反掺杂区，所述第二极性与第一极性相反；在所述开口中形成替代栅堆叠。本专利技术的实施例采用的半导体结构及其制造方法，通过在半导体埋层中形成的背栅结构中形成反掺杂区，该反掺杂区自对准于栅极，因而能够对不同的MOSFET的阈值电压进行调节。对于同一个半导体结构中同时具有pMOSFET或nMOSFET的情况，可以对部分器件的阈值电压通过反掺杂区进行调节，则能够达到通过一个背栅接触同时控制pMOSFET或nMOSFET的阈值电压的目的，大大提高了半导体制造的集成度。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中 图I 10示出了根据本专利技术实施例制造半导体结构的流程中各步骤对应的剖面图。具体实施例方式以下，通过附图中示出的具体实施例来描述本专利技术。但是应该理解，这些描述只是示例性的，而并非要限制本专利技术的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本专利技术的概念。在附图中示出了根据本专利技术实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。图I 9详细示出了根据本专利技术实施例制造半导体结构的流程中各步骤对应的剖面图。以下，将参照这些附图来对根据本专利技术实施例的各个步骤以及由此得到的半导体结构予以详细说明。首先，如图I所示，形成一个三叠层结构。具体地，首先提供一个常规的半导体衬底1000，在该衬底1000上形成第二绝缘埋层1002，例如可以采用淀积的方法形成氧化物埋层。接着在第二绝缘埋层1002上形成半导体埋层1004，例如可以通过淀积的方法形成多晶Si层。这样就形成了一个包括半导体埋层1004/第二绝缘埋层1002/半导体衬底1000的三叠层结构。在本专利技术的实施例中，所述半导体衬底1000例如可以包括任何适合的半导体衬底材料，具体可以是但不限于硅、锗、锗化硅、SOI (绝缘体上硅)、碳化硅、砷化镓或者任何III/V族化合物半导体等。根据现有技术公知的设计要求(例如P型衬底或者η型衬底)，衬底1000可以包括各种掺杂配置。此外，衬底1000可以可选地包括外延层，可以被应力改变以增强性能。所述半导体埋层还可以是单晶Si。形成半导体埋层1004的办法还可以是在所述第二绝缘埋层1002上键和一层SOI结构。然后，如图2所示，在所述的三叠层结构上形成第一绝缘埋层1006和SOI层1008。可以采用本领域普通技术人员熟知的智能剥离(SmartCut )方法在图I所示的结构上形成一 SOI层1008。智能剥离技术具体为如图3所示，准备一硅片A，将一定剂量的氢离子注入所述硅片A，将该硅片A中注入氢离子的表面与图I所示的三叠层结构的上表面通过键合技术结合，在随后的热处理过程中，在注入氢离子的硅片A的投影射程处将形成微空腔层，并在该硅片A的表面形成SOI层。进一步将上述的SOI层从该表面射程处剥离，使该SOI层转移到图I所示的三叠层结构的表面上，从而得到如图2所示的SOI衬底。该SOI层1008的厚度可以通过氢注入能量来控制。这个步骤与本专利技术的实质内容无关，可以查看当前现有技术以获取具体的步骤和参数。形成半导体埋层1004的办法也可以参考智能剥离技术。这样就形成了如图2所示的SOI衬底，自上而下包括SOI层1008、第一绝缘埋层1006、半导体埋层1004、第二绝缘埋层1002以及半导体衬底1000。接着，如图4所示，将离子注入到半导体埋层1004，这样就形成了背栅区。在这一个注入步骤中，采用的是第一极性的杂质。具体地，在离子注入步骤中注入的杂质类型和掺杂分布取决于MOSFET的类型以及阈 值电压的目标值。如果希望提高器件的阈值电压，对于η型M0SFET，可以采用P型杂质，例如硼(B或BF2)、铟(In)或其组合;对于P型M0SFET，可以则采用η型杂质，例如砷(As)、磷(P)或其组合。如果希望减小器件的阈值电压，对于η型M0SFET，可以采用η型杂质，例如砷(As)、磷(P)或其组合;对于P型M0SFET，可以则采用P型杂质，例如硼(B或BF2)、铟(In)或其组合。离子注入步骤完成之后，可以按本文档来自技高网...

【技术保护点】
一种半导体结构，包括：SOI衬底和位于所述SOI衬底上的MOSFET；所述SOI衬底自上而下包括SOI层、第一绝缘埋层、半导体埋层、第二绝缘埋层以及半导体衬底，所述半导体埋层中包含背栅区，所述背栅区为所述半导体埋层掺杂了第一极性的杂质后形成的区域；所述MOSFET包括栅堆叠和源/漏区，所述栅堆叠位于所述SOI层上，所述源/漏区位于所述SOI层中且位于所述栅堆叠的两侧；其中，所述背栅区中包括反掺杂区，所述反掺杂区自对准于所述栅堆叠，且包含第二极性的杂质掺杂，所述第一极性与第二极性相反。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱慧珑，梁擎擎，骆志炯，尹海洲，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：