一种基于可编程ECL逻辑器件的高频相移信号发生电路制造技术

本实用新型专利技术公开了一种基于可编程ECL逻辑器件的高频相移信号发生电路。现有的高频信号发生器价格昂贵且硬件电路复杂。本实用新型专利技术包括快速比较器、PLL倍频器、ECL信号时钟分配器、脉冲抑制器、第一数字分频器和第二数字分频器。快速比较器将外部时钟信号转化为方波信号，PLL可编程倍频器将该方波信号倍频，ECL信号时钟分配器将该倍频信号分配至两路，一路倍频信号经由第一数字分频器直接分频，另一路倍频信号由脉冲抑制器抑制一个2π的相移后由第二数字分频器，第一数字分频器和第二数字分频器的分频倍数均为，第一数字分频器的输出信号相对第二数字分频器的输出信号有的相移。本实用新型专利技术电路设计原理简单，可复制性强。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种高频相移信号发生电路，具体涉及一种基于可编程ECL逻辑器件的高频相移信号发生电路。
技术介绍
随着电子技术的发展，高频相移信号在精密工程、电子、生物医学、通信科学研究的应用越来越广泛，现有的普通高频信号发生器常表现为信号不稳定，或是精度不高，而高性能高频信号发生器的价格昂贵，对于一般用户并非最佳选择。传统的相移信号发生电路采用锁相环与计数器构成地址发生器在不同数据存储 器下去数据实现，通过改变数据的存储位置实现信号的相移，这种方法输出灵活，但是由于锁相环输出频率的限制，适合于IMHz以下的低频信号应用领域，且构成锁相环的重要部分计数器容易失去控制以及相对复杂的电路结构使整个电路的可靠性难以保证。近年来发展的基于直接数字频率合成DDS技术的高频信号发生器，能实现频率在40MHz以上的相移信号输出，相移分辨率可达到O. 01°，但该类产品均未给出相移不稳定性指标。另外，该类高频信号发生器均为国外产品垄断，价格昂贵，且硬件电路复杂，体积较大，不易携带。因此自主开发便携式、高稳定、低信噪比、低成本的高频相移信号发生器具有重要的技术创新价值。中国专利技术专利公告的公告号为CN102055428A的专利公布了一种数字移相器，此类移相器的频域宽，可为6 18GHz，制造工艺简便，成品率高，相移精度高，可相移步进值局限在11. 25°。中国专利技术专利公告的公告号为CN101355350A的专利公布了一种移相电路，该类移相电路具有低本征延迟的特性，可公告内未提及频域范围。
技术实现思路
本技术的目的在于提供一种基于可编程ECL逻辑器件的电路拓扑结构简单、频域宽、信号稳定、相位噪声小、成本低、电路面积小的高频相移电路。本技术解决技术问题所采取的技术方案本技术包括快速比较器、PLL倍频器、ECL信号时钟分配器、脉冲抑制器、第一数字分频器和第二数字分频器。快速比较器将外部时钟信号转化为方波信号，PLL可编程倍频器将该方波信号倍频，ECL信号时钟分配器将该倍频信号分配至两路，一路倍频信号经由第一数字分频器直接分频，另一路倍频信号由脉冲抑制器抑制一个2 π的相移后由第二数字分频器分频。本技术的有益效果在于1、电路设计原理简单，可复制性强；2、电路体积小；3、相移信号噪声小；4、相移信号稳定；5、相移精度高；6、抗干扰能力强；7、成本低。附图说明图I为本技术高频相移发生电路相移产生原理图。图2为本技术闻频相移发生电路的结构不意图。图3为本技术脉冲抑制波产生原理示意图。图4为本技术高频相移发生电路中比较器的电路原理图。图5为本技术高频相移发生电路中PLL倍频器的电路原理图。图6为本技术高频相移发生电路中ECL信号时钟分配器的电路原理图。图7为本技术高频相移发生电路中TTL信号至ECL信号转换器的电路原理图。图8为本技术高频相移发生电路中同步触发器的电路原理图。图9为本技术高频相移发生电路中第一延迟器和第二延迟器的电路原理图。图10为本技术高频相移发生电路中异或门的电路原理图。图11为本技术高频相移发生电路中第三延迟器的电路原理图。图12为本技术高频相移发生电路中第一分频器和第二分频器的电路原理图。图13为本技术实施例输出信号稳定性测试实验结果图。具体实施方式以下结合附图进ー步说明本技术。本技术包括快速比较器、PLL倍频器、ECL信号时钟分配器、脉冲抑制器、分频器。快速比较器将外部时钟信号经转化为方波信号，PLL可编程倍频器将该方波信号倍频，ECL信号时钟分配器将该倍频信号分配至两路，一路经由数字分频器I直接分频，另一路倍频信号由脉冲抑制器抑制一个脉冲(相应的相移为2π)后由数字分频器2分频，数字分频器I和数字分频器2的分频倍数均为2_f (P为整数)，则数字分频器I的输出信号相对数字分频器2的输出信号有$的相移；相移原理图如图I所示，频率为/HF高频数字逻辑ECL信号，用ECL逻辑器件抑制ー个脉冲，则相应有231的相移产生,将该信号二分频后,相移量为Π，因ECL信号频率可分频为パ倍，则在频率为2_らん的信号处有值为況/ぜ的相移信号产生。如图2所示。外部时钟信号源信号Sm经快速比较器转化为方波信号，PLL倍频器将该方波信号倍频，设倍频倍数为N，则倍频器的输出信号频率为fw(J取=N-Jclg )，该倍频信号由ECL信号时钟分配器分配至两路，一路ECL倍频信号直接分配至分频器1，分频器I的输出信号为SI，另一路ECL倍频信号分配至脉冲抑制器，脉冲抑制器对该ECL倍频信号的某个脉冲进行抑制，被脉冲抑制后的ECL倍频信号发送至分频器2，分频器2的输出信号为S2，分频器I和分频器2的分频倍数均为2ぅ，则信号S2相对信号SI的相移量为f，信号SI和信号S2的频率均为等。结合图2和图3，本技术的脉冲抑制器由TTL至ECL信号转换电路、同步触发器、延迟器I、延迟器2、异或门电路、延迟器3组成。图2中虚线框内为脉冲抑制器结构框图，脉冲抑制触发TTL信号经转化电路转换成ECL信号，该ECL信号经由同步触发器与PLL倍频信号Shf同歩。与倍频信号Shf同步的ECL信号同时发至延迟器I和延迟器2，延迟器I输出延时量为tl的延迟信号Stl，延迟器2输出延时量为t2的延迟信号St2，其波形如图3所示，信号Stl和信号St2经由异或门异或，异或门的输出为脉冲抑制信号，该脉冲抑制信号的脉冲宽度等于倍频信号^hf的周期，n\it2-ti=TffF。如图3所示，毎次外部触发信号的边沿均触发一次脉宽为Thf的抑制信号，该抑制信号通过延迟器3来抑制倍频信号Shf，从而实现2 π的相移。快速比较器的原理图可參见图4所示，包括第一电容Cl、第二电容C2，快速比较器AD8598。比较器AD8598的输入引脚INA-连接外部时钟信号源信号Sclk ;比较器AD8598 的输入引脚INA+、INB+、INB-、GND、V-接地，比较器AD8598的输出引脚QA输出信号Sa ; t匕较器AD8598的引脚V+、第一电容Cl的一端、第二电容C2的一端与5V连接；第一电容的另一端、第二电容的另一端均接地；比较器AD8598的其余引脚悬空。第一电容Cl容值为100nF、第二电容C2容值为IOnF在高频电路中起电源滤波作用。PLL倍频器的原理图可參见图5所示，包括第一电阻RI、第三电容C3、第四电容C4、第五电容C5、第六电容C6。倍频器MC12349的输入引脚PREF_EXT连接比较器AD8598的输出信号Sa;倍频器MC12349的输出引脚F0UT、■分别输出信号Sb和信号瓦；倍频器MC12349的引脚S_CLOCK、S_DATA、S_L0AD、PffR-DOffN、GND 接地；倍频器 MC12349 的引脚 0E、PToTe 和第三电容C3的一端与+5V连接；倍频器MC12349的引脚Vcc和第四电容C4的一端与5V连接；倍频器MC12349的引脚PLL-Vcc与第一电阻Rl的一端,第五电容C5、第六电容C6的一端连接;倍频器 MC12349 W$_N[1]、N[0]、M[6]、M[5]、M[4]、M[3]、M[2]、M[1]、M[0]分别与开关 SWITCH I 的 1、2、3、本文档来自技高网...

【技术保护点】
一种基于可编程ECL逻辑器件的高频相移信号发生电路，包括快速比较器、PLL倍频器、ECL信号时钟分配器、脉冲抑制器、第一数字分频器和第二数字分频器，其特征在于：快速比较器将外部时钟信号转化为方波信号，PLL可编程倍频器将该方波信号倍频，ECL信号时钟分配器将该倍频信号分配至两路，一路倍频信号经由第一数字分频器直接分频，另一路倍频信号由脉冲抑制器抑制一个2π的相移后由第二数字分频器分频。

【技术特征摘要】
1.一种基于可编程ECL逻辑器件的高频相移信号发生电路，包括快速比较器、PLL倍频器、ECL信号时钟分配器、脉冲抑制器、第一数字分频器和第二数字分频器，其特征在于快速比较器将外部时钟信号转化为方波...

【专利技术属性】
技术研发人员：许素安，陈乐，孙坚，钟绍俊，富雅琼，黄艳岩，谢敏，徐红伟，何京徽，
申请(专利权)人：中国计量学院，
类型：实用新型
国别省市：