一种应变SiGe垂直CMOS集成器件及制备方法技术

本发明专利技术公开了一种应变SiGe垂直CMOS集成器件及制备方法，在600～780℃，在衬底NMOS和PMOS有源区上分别连续生长N型Si外延层、N型应变SiGe层、P型应变SiGe层、N型应变SiGe层、N型Si层和N型Si层、N型应变SiGe层、N型Si帽层，并在它们之间形成隔离，在NMOS有源区分别制备漏极、栅极和源区，完成NMOS制备；接着，在PMOS有源区淀积SiO2和Poly-Si，制备虚栅极，淀积介质层形成栅侧墙，利用自对准工艺注入形成PMOS源、漏；刻蚀虚栅，淀积SiON和W-TiN分别做为栅介质和复合金属栅，完成PMOS制备，形成应变SiGe垂直CMOS集成器件及电路。本发明专利技术充分利用了应变SiGe材料在垂直方向电子迁移率和水平方向空穴迁移率高于弛豫Si的特点，在低温工艺下，制造出性能增强的应变SiGe?CMOS集成器件及电路。

【技术实现步骤摘要】

本专利技术属于半导体集成电路
，尤其涉及。
技术介绍
半导体集成电路是电子工业的基础，人们对电子工业的巨大需求，促使该领域的发展十分迅速。在过去的几十年中，电子工业的迅猛发展对社会发展及国民经济产生了巨大的影响。目前，电子工业已成为世界上规模最大的工业，在全球市场中占据着很大的份额，产值已经超过了 10000亿美元。 Si CMOS集成电路具有低功耗、高集成度、低噪声和高可靠性等优点，在半导体集成电路产业中占据了支配地位。然而随着集成电路规模的进一步增大、器件特征尺寸的减小、集成度和复杂性的增加，尤其是器件特征尺寸进入纳米尺度以后，Si CMOS器件的材料、物理特征的局限性逐步显现了出来，限制了 Si集成电路及其制造工艺的进一步发展。尽管微电子学在化合物半导体和其它新材料方面的研究及在某些领域的应用取得了很大进展，但远不具备替代硅基工艺的条件。而且根据科学技术的发展规律，一种新的技术从诞生到成为主力技术一般需要二三十年的时间。所以，为了满足传统性能提高的需要，增强SiCMOS的性能被认为是微电子工业的发展方向。采用应变Si、SiGe技术是通过在传统的体Si器件中弓I入应力来改善迁移率，提高器件性能。可使硅片生产的产品性能提高30% 60%，而工艺复杂度和成本却只增加1% 3%ο对现有的许多集成电路生产线而言，如果采用应变SiGe材料不但可以在基本不增加投资的情况下使生产出来的Si CMOS集成电路芯片性能明显改善，而且还可以大大延长花费巨额投资建成的集成电路生产线的使用年限。随着器件特征尺寸进入亚50纳米阶段，在对应变Si、SiGe CMOS平面结构的研究过程中也遇到了诸多难题短沟道效应、热载流子效应等使得器件尺寸无法进一步缩小；栅氧化层厚度的减薄导致氧化层击穿，遂穿电流使阈值电压漂移；多晶硅耗尽效应和多晶硅的电阻对阈值电压的影响也越来越大等，这些都使器件及电路性能无法继续按照摩尔定律的发展规律发展下去，研究新结构的器件就变的尤为重要。
技术实现思路
本专利技术的目的在于提供，实现了SiGe材料应用应力的各向异性提高电子和空穴迁移率。本专利技术制备出导电沟道为22 45nm的应变SiGe垂直CMOS集成器件及电路，提高了器件与集成电路的性能。本专利技术的目的在于提供一种应变SiGe垂直CMOS器件，沟道区为应变SiGe材料，且NMOS在沟道方向为张应变，PMOS在沟道方向为压应变。进一步、垂直NMOS导电沟道为回型，且沟道方向与衬底表面垂直。本专利技术的另一目的在于提供一种应变SiGe垂直CMOS集成器件及电路制备方法，包括如下步骤第一步、选取掺杂浓度为I X IO15 I X IO16cnT3的P型Si衬底片；第二步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上连续生长五层材料第一层是厚度为O. 5 I. O μ m的N型Si外延层，掺杂浓度为5 X IO19 I X 102°cm_3，作为NMOS漏区；第二层是厚度为3 5nm的N型应变SiGe层，掺杂浓度为I 5 X IO18cnT3,Ge组分为10%，作为NMOS的第一 N型轻掺杂源漏结构(N-LDD)层；第三层是厚度为22 45nm的P型应变SiGe层，掺杂浓度为5 X IO16 5X 1017cnT3，Ge组分为梯度分布，下层为10%，上层为20 30%的梯度分布，作为NMOS沟道区；第四层是厚度为3飞nm的N型应变SiGe层，掺杂浓度为I 5 X 1018cm_3，Ge组分为为20 30%，作为NMOS的第二 N型轻掺杂源漏结构(N-LDD)层；第五层是厚度为200 400nm的N型Si层，掺杂浓度为5 X IO19 I X 1020cnT3，作为 NMOS 源区；第三步、利用化学汽相淀积(CVD)的方法，在600 780°C，在衬底表面淀积一层SiO2,光刻PMOS有源区，利用干法刻蚀工艺，在PMOS有源区刻蚀出深度为O. 73 I. 45 μ m的深槽；利用化学汽相淀积(CVD)的方法，在600 750°C，在深槽中选择性外延生长一层N型弛豫Si层，掺杂浓度为5 X IO16 5 X IO1W,厚度为O. 72 I. 42 μ m,再生长一 N型应变SiGe层，掺杂浓度为5X IO16 5X 1017cnT3，Ge组分为10 30%，厚度为10 20nm，最后生长一本征弛豫Si帽层，厚度为3 5nm，将沟槽填满，形成PMOS有源区；利用湿法腐蚀，刻蚀掉表面的层SiO2 ；第四步、利用化学汽相淀积(CVD)的方法，在600 780°C，在衬底表面淀积一层SiO2，光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为I 2μπι的深槽；利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2和一层SiN，同样将深槽内表面覆盖，最后淀积SiO2将深槽内填满，用化学机械抛光(CMP)方法除去多余的氧化层，形成深槽隔离；光刻NMOS源漏浅槽隔离，利用干法刻蚀工艺，在NMOS源漏隔离区刻蚀出深度为O. 3 O. 5μπι的浅槽；利用化学汽相淀积(CVD)方法，在600 780°C，在浅槽内填充SiO2 ;用化学机械抛光(CMP)方法除去多余的氧化层，形成浅槽隔离；第五步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2和一层SiN，形成阻挡层；光刻NMOS漏沟槽，利用干法刻蚀工艺，刻蚀出深度为O. 4 0.6μπι的漏沟槽；利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2，形成NMOS漏沟槽侧壁隔离，干法刻蚀掉表面的SiO2，保留漏沟槽侧壁的SiO2，利用化学汽相淀积(CVD)方法，在600 780°C，淀积掺杂浓度为I 5X 102°cm_3的N型Ploy-Si，将沟槽填满，化学机械抛光(CMP)方法去除衬底表面多余Ploy-Si，形成NMOS漏连接区；利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN ；第六步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2和一层SiN，再次形成阻挡层；光刻NMOS栅窗口，利用干法刻蚀工艺，刻蚀出深度为O. 4 O. 6μπι的栅沟槽；利用原子层化学汽相淀积(ALCVD)方法，在300 400°C，在衬底表面淀积一层厚度为5 8nm的HfO2,形成NMOS栅介质层，然后利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积掺杂浓度为I 5X 102°cm_3的N型Poly-SiJf NMOS栅沟槽 填满，再去除掉NMOS栅沟槽以外表面部分Poly-Si和HfO2,形成NMOS栅、源区，最终形成NMOS ;利用湿法腐蚀，刻蚀掉表面的层SiO2和SiN ；第七步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2，光刻PMOS有源区，利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层厚度为10 15nm的SiO2和一层厚度为200 300nm的Poly-Si，光刻Poly-Si和SiO2,形成PMOS虚栅；对PMOS进行P型离子注入，形成掺杂浓度为I 5 X IO18cnT3的P型轻掺杂源漏结构(P-LDD)；第八步、本文档来自技高网...

【技术保护点】
一种应变SiGe垂直CMOS器件，其特征在于，沟道区为应变SiGe材料，且NMOS在沟道方向为张应变，PMOS在沟道方向为压应变。

【技术特征摘要】
1.一种应变SiGe垂直CMOS器件，其特征在于，沟道区为应变SiGe材料，且NMOS在沟道方向为张应变，PMOS在沟道方向为压应变。2.根据权利要求I所述的应变SiGe垂直CMOS器件，其特征在于，垂直NMOS导电沟道为回型，且沟道方向与衬底表面垂直。3.—种权利要求1-2任一项所述应变SiGe垂直CMOS集成器件及电路制备方法，其特征在于，包括如下步骤 第一步、选取掺杂浓度为I X IO15 I X IO16CnT3的P型Si衬底片； 第二步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上连续生长五层材料第一层是厚度为O. 5 I. O μ m的N型Si外延层，掺杂浓度为5 X IO19 I X 102°cm_3，作为NMOS漏区；第二层是厚度为3 5nm的N型应变SiGe层，掺杂浓度为I 5 X IO18cnT3,Ge组分为10%，作为NMOS的第一 N型轻掺杂源漏结构(N-LDD)层；第三层是厚度为22 45nm的P型应变SiGe层，掺杂浓度为5 X IO16 5X 1017cnT3，Ge组分为梯度分布，下层为10%，上层为20 30%的梯度分布，作为NMOS沟道区；第四层是厚度为3飞nm的N型应变SiGe层，掺杂浓度为I 5X1018cm_3，Ge组分为为20 30%，作为NMOS的第二 N型轻掺杂源漏结构(N-LDD)层；第五层是厚度为200 400nm的N型Si层，掺杂浓度为5 X IO19 I X 1020cnT3，作为 NMOS 源区； 第三步、利用化学汽相淀积(CVD)的方法，在600 780°C，在衬底表面淀积一层SiO2,光刻PMOS有源区，利用干法刻蚀工艺，在PMOS有源区刻蚀出深度为O. 73 I. 45 μ m的深槽；利用化学汽相淀积(CVD)的方法，在600 750°C，在深槽中选择性外延生长一层N型弛豫Si层，掺杂浓度为5 X IO16 5 X 1017cnT3，厚度为O. 72 I. 42 μ m,再生长一 N型应变SiGe层，掺杂浓度为5X IO16 5X 1017cnT3，Ge组分为10 30%，厚度为10 20nm，最后生长一本征弛豫Si帽层，厚度为3 5nm，将沟槽填满，形成PMOS有源区；利用湿法腐蚀，刻蚀掉表面的层SiO2 ； 第四步、利用化学汽相淀积(CVD)的方法，在600 780°C，在衬底表面淀积一层SiO2,光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为I 2μπι的深槽；利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2和一层SiN，同样将深槽内表面覆盖，最后淀积SiO2将深槽内填满，用化学机械抛光(CMP)方法除去多余的氧化层，形成深槽隔离；光刻NMOS源漏浅槽隔离，利用干法刻蚀工艺，在NMOS源漏隔离区刻蚀出深度为O. 3 O. 5 μ m的浅槽；利用化学汽相淀积(CVD)方法，在600 780°C，在浅槽内填充SiO2 ；用化学机械抛光(CMP)方法除去多余的氧化层，形成浅槽隔离； 第五步、利用化学汽相淀积(CVD)方法，在600 780°C，在衬底表面淀积一层SiO2和一层SiN，形成阻挡层；光刻NMOS漏沟槽，利用干法刻蚀工艺，刻蚀出深度为O. 4 O. 6 μ m的漏沟槽；利用化学汽相淀积(CVD)方法，在600 780°...

【专利技术属性】
技术研发人员：宋建军，胡辉勇，王斌，张鹤鸣，宣荣喜，舒斌，周春宇，郝跃，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：