大尺寸器件及其在后栅极工艺中的制造方法技术

公开了一种集成电路器件及其制造方法。在一个实例中，集成电路器件包括电容器，该电容器具有设置在半导体衬底中的掺杂区域、设置在掺杂区域上方的介电层、以及设置在介电层上方的电极。至少一个柱状部件嵌入在该电极中。本发明专利技术还提供了一种大尺寸器件及其在后栅极工艺中的制造方法。

【技术实现步骤摘要】

本专利技术涉及半导体领域，更具体地，本专利技术涉及一种。
技术介绍
半导体集成电路(IC)工业经历了迅速的发展。在IC的发展过程中，通常增大了功能密度(即，单位芯片区域的互连器件数量)，而减小了几何尺寸(即，使用制造工艺可以产生的最小部件(或线))。该按比例缩小工艺的益处大体上在于提高制造效率和降低相关成本。这种按比例缩小还增加了处理和制造IC的复杂性，并且为了实现这些优势，需要IC的制造进行类似的发展
技术实现思路
为了解决现有技术中所存在的问题，根据本专利技术的一个方面，提供了一种集成电路器件，包括电容器，具有掺杂区域，被设置在半导体衬底中；介电层，被设置在所述掺杂区域上方，以及电极，被设置在所述介电层上方；以及至少一个柱状部件，嵌入在所述电极中。在该集成电路器件中，所述柱状部件具有顶面，所述柱状部件的顶面与所述电极的顶面基本上齐平。在该集成电路器件中，所述柱状部件包括介电部件。在该集成电路器件中，所述介电部件包括层间介电层的部分、隔离件、及其组合之O在该集成电路器件中，所述介电部件是氧化物部件。在该集成电路器件中，所述介电部件延伸穿过所述电极和所述介电层，直至所述半导体衬底。在该集成电路器件中，所述柱状部件包括多晶硅部件。在该集成电路器件中，所述柱状部件被配置为使得电容器所表现出的电容损耗小于或者等于大约6%。在该集成电路器件中，所述柱状部件的长度在与所述电极的长度基本上平行的方向上延伸，所述柱状部件的宽度在与所述电极的宽度基本上平行的方向上延伸。在该集成电路器件中，所述电容器是金属氧化物半导体电容器(MOSCAP)。在该集成电路器件中，所述电极包括金属。在该集成电路器件中，所述介电层包括高_k介电材料。根据本专利技术的另一方面，提供了一种电容器，包括半导体衬底；掺杂区域，被设置在所述半导体衬底中；介电层，被设置在所述掺杂区域上方；金属层，被设置在所述介电层上方；以及介电部件和多晶硅部件之一，被设置在所述金属层中，其中，所述介电部件和所述多晶硅部件之一所具有的顶面与所述金属层的顶面基本上齐平。在电容器中，所述介电部件延伸穿过所述金属层和所述介电层，直至所述半导体衬底。在电容器中，所述多晶硅部件延伸穿过所述金属层，直至所述介电层。根据本专利技术的又一方面，提供了一种方法，包括在半导体衬底中形成掺杂区域；在所述掺杂区域上方形成在其中具有开口的材料层堆叠件；在所述材料层堆叠件的所述开口中形成柱状部件；以及利用金属层替代所述材料层堆叠件的伪层。在该方法中，在所述掺杂区域上方形成在其中具有开口的材料层堆叠件包括在所述半导体衬底上方形成栅极介电层；在所述栅极介电层上方形成多晶硅层；以及将所述多晶硅层和所述栅极介电层图案化，从而在所述掺杂区域上方形成栅极堆叠件，其中，在所述多晶硅层和所述栅极介电层中具有所述开口。在该方法中，在所述材料层堆叠件的所述开口中形成柱状部件包括形成用于所述栅极堆叠件的隔离件，其中，所述隔离件部分地填充了所述开口 ；以及在所述半导体衬底 上方形成介电层，其中，所述介电层填充了所述开口。在该方法中，利用金属层替代所述材料层堆叠件的伪层包括实施化学机械抛光工艺。在该方法中，在所述材料层堆叠件的所述开口中形成柱状部件包括利用介电材料填充所述开口。附图说明当结合附图进行阅读时，根据下面详细的描述可以最好地理解本专利技术。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。图I是根据本专利技术的各个方面的集成电路器件的部分或整体的俯视图；图2A是根据本专利技术的各个方面的金属氧化物半导体电容器(MOSCAP)的一个实施例的部分或整体的俯视图；图2B是沿着线2B-2B所获得的图2A中的MOSCAP的示意性横截面图；图2C是沿着线2C-2C所获得的图2A中的MOSCAP的示意性横截面图；图3是图2A的MOSCAP的另一个实施例的俯视图；图4A是根据本专利技术的各个方面的MOSCAP的另一个实施例的部分或整体的俯视图；图4B是沿着线4B-4B所获得的图4A中的MOSCAP的示意性横截面图；图4C是沿着线4C-4C所获得的图4A中的MOSCAP的示意性横截面图；图5A是根据本专利技术的各个方面的晶体管的部分或整体的俯视图；图5B是沿着线5B-5B所获得的图5A中的晶体管的示意性横截面图；图5C是沿着线5C-5C所获得的图5A中的晶体管的示意性横截面图；图6A-图IlA是在制造的各个阶段中图2A-2C的MOSCAP的整体或部分的俯视图；图6B-图IlB和图6C-图IlC分别是图6A-图IlA中的MOSCAP的整体或部分的示意性横截面图；图12A-图15A是在制造的各个阶段中图4A-4C的MOSCAP的整体或部分的俯视图；图12B-图15B分别是图12A-15A中的MOSCAP的整体或部分的示意性横截面图；而图15C是图1SA-15B中的MOSCAP的整体或部分的示意性横截面图；图16A-图21A是在制造的各个阶段中图4A-图4C中的晶体管的整体或部分的俯视图；图16B-图21B和图16C-图21C分别是图6A-图IlA中的晶体管的整体或部分的示意性横截面图。具体实施例方式以下公开提供了多种不同实施例或实例，用于实现本专利技术的不同特征。以下将描 述组件和布置的特定实例以简化本专利技术。当然，这些仅是实例并且不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本专利技术可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。此外，在此可使用诸如“在...之下”、“在...下面”、“下面的”、“在...上面”、“上面的”以及类似的空间关系术语，从而容易地描述如图中所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同的方位。例如，如果翻转图中所示的装置，则被描述为在其他元件或部件“下面”或“之下”的元件将被定位为在其他元件或部件的“上面”。因此，示例性术语“在...下面”包括在上面和在下面的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且通过在此使用的空间关系描述符进行相应地解释。图I是根据本专利技术的各个方面的集成电路器件100的部分或整体的俯视图。集成电路器件100是集成电路(IC)芯片、芯片上系统(SoC)或其部分，该集成电路器件包括各种无源微电子器件和有源微电子器件，比如，电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、高压晶体管、高频晶体管、其他适当的部件或其组合。为了清楚地更好地理解本专利技术的专利技术构思，图I已被简化。可以在集成电路器件100中加入额外的部件，对于集成电路器件100的其他实施例而言，下面所述的这些部件中的一些可以被替换或去除。集成电路器件100包括至少一个有源区域110，在该有源区域110上形成了集成电路器件100的各种无源微电子器件和有源微电子器件。有源区域110可以是设置在衬底(晶本文档来自技高网...

【技术保护点】
一种集成电路器件，包括：电容器，具有：掺杂区域，被设置在半导体衬底中；介电层，被设置在所述掺杂区域上方，以及电极，被设置在所述介电层上方；以及至少一个柱状部件，嵌入在所述电极中。

【技术特征摘要】
2011.06.14 US 13/160,0961.一种集成电路器件，包括 电容器，具有 掺杂区域，被设置在半导体衬底中； 介电层，被设置在所述掺杂区域上方，以及 电极，被设置在所述介电层上方；以及 至少一个柱状部件，嵌入在所述电极中。2.根据权利要求I所述的集成电路器件，其中，所述柱状部件具有顶面，所述柱状部件的顶面与所述电极的顶面基本上齐平。3.根据权利要求I所述的集成电路器件，其中，所述柱状部件包括介电部件。4.根据权利要求3所述的集成电路器件，其中，所述介电部件包括层间介电层的部分、隔离件、及其组合之一，或者 其中，所述介电部件是氧化物部件，或者 其中，所述介电部件延伸穿过所述电极和所述介电层，直至所述半导体衬底。5.根据权利要求I所述的集成电路器件，其中，所述柱状部件包括多晶硅部件。，或者 其中，所述柱状部件被配置为使得电容器所表现出的电容损耗小于或者等于大约6%，或者 其中，所述柱状部件的长度在与所述电极的长度基本上平行的方向上延伸，所述柱状部件的宽度在与所述电极的宽度基本上平行的方向上延伸，或者其中，所述电容器是金属氧化物半导体电容器(MOSCAP)，或者其中，所述电极包括金属，或者其中，所述介电层包括高_k介电材料。6.—种电容器,包括 半导体衬底； 掺杂区域，被设置在所述半导体衬底中； 介电层，被设置在所述掺杂区域上方；...

【专利技术属性】
技术研发人员：庄学理，朱鸣，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：