包含双边沿触发器的数字集成电路设计方法技术

本申请公开了一种包含双边沿触发器的数字集成电路设计方法，通过对设计输入、逻辑综合、门级与RTL级形式验证、逻辑优化、优化前后门级形式验证、布局布线等步骤的更新，使得双边沿触发器真正融入到数字集成电路的设计方法之中。这对于提升数字集成电路的处理速度、或者降低数字集成电路的功耗方面，都具有重大意义。

【技术实现步骤摘要】

本申请涉及一种数字集成电路设计方法，
技术介绍
图I是一个上升沿D触发器，其输出信号Q只在时钟信号CLK的上升沿跟踪输入信号D。图2是一个下降沿D触发器，其只是将上升沿D触发器的时钟输入反相，以使输出信号Q只在时钟信号CLK的下降沿跟踪输入信号D。图3是一个双边沿D触发器，包括一个上升沿D触发器10、一个下降沿D触发器 20和一个两路复用器30。在时钟信号CLK的上升沿，两路复用器30将上升沿D触发器10的输出信号Ql作为双边沿D触发器的输出信号Q3。在时钟信号CLK的下降沿，两路复用器30将下降沿D触发器20的输出信号Q2作为双边沿D触发器的输出信号Q3。因此，双边沿D触发器的输出信号Q3既在时钟信号CLK的上升沿、也在时钟信号CLK的下降沿跟踪输入信号D。上述以D触发器为例的双边沿触发器打破了一个时钟周期内只能在一个时钟沿进行数据处理的局限，在一个时钟周期内的上升沿和下降沿均可进行数据处理。采用这种双边沿触发器后，当输入信号仍维持原来的频率时，时钟信号的频率可减小为原来的一半，而仍能处理在原时钟信号频率下与单边沿触发器相同的数据量。显然，降低一半时钟频率可达到显著降低功耗、减小发热的目的。如果仍维持原来的时钟信号频率，则双边沿触发器在相同时间段内的数据处理量可达原来的两倍，从而显著提升处理速度。当前，数字集成电路通常采用由顶向下的设计方法。请参阅图4，这是一种典型的数字集成电路设计方法，包括如下步骤第I步、设计输入(design entry),即以文本和/或图形方式描述电路的行为和/或结构，形成RTL级的电路描述文件。文本方式例如采用Veri log、VHDL等硬件描述语言(HDL,hardware description language)。图形方式例如采用原理图、状态图等。电路行为是指电路的输入与输出之间的关系及其时序关系。电路结构是指电路中的各个功能块、模块、单元、门及它们之间的连接关系。第2步、RTL (寄存器传输级，register transfer level)级功能仿真，即对RTL级电路描述文件进行仿真，测试其功能是否与设计要求一致。RTL级功能仿真又称前仿真(pre-layout simulation),通常没有时序信息,或简单地定义延迟时间为单位时间，如Ins0第3步、逻辑综合(logic synthesis),即将RTL级的电路描述文件转换为由具体逻辑单元所组成的门级网表(netlist)文件。门级网表文件可以是EDIF文件、VHDL文件、Verilog文件等。转换过程取决于约束条件和单元库文件。所述约束条件，包括面积约束、时序约束等。所述时序约束包括要求工作时钟的频率、占空比、偏移特性、输入信号的输入延时、输出信号的输出延时、各信号的转换时间等。所述单元库文件也称工艺库文件，包括各种组合逻辑单元(与非门、多路复用器、加法器等)和时序逻辑单元(触发器、锁存器等)以及这些单元的一些必要的时序信息(延时信息、驱动能力等)。第4步、门级与RTL级形式验证，即根据电路结构静态地判断门级网表文件与RTL级电路描述文件在功能上是否一致。现有的数字集成电路只采用单边沿触发器，因而这一步可以省略。第5步、综合后门级功能仿真，即对逻辑综合后所形成的门级网表文件进行仿真，测试其功能是否与设计要求一致。此时可选择在门级网表中加入时序信息，以判断其时序是否与设计要求一致。第6步、逻辑优化(logic optimization),即根据布尔方程等效原则,将逻辑综合所生成的门级网表文件中的一些非优化的布尔描述转换为优化的布尔描述，以减小电路占用的逻辑单元的规模、简化电路结构。逻辑优化后的门级网表文件也要进行功能仿真。 第7步、优化前后门级形式验证，即根据电路结构静态地判断逻辑优化后的门级网表文件与逻辑优化前的门级网表文件在功能上是否一致。第8步、优化后门级功能仿真，即对逻辑优化后所形成的门级网表文件进行仿真，测试其功能是否与设计要求一致。此时可选择在门级网表中加入时序信息，以判断其时序是否与设计要求一致。第9步、布局布线，即根据门级网表文件进行版图设计。该过程通常包括(I)预布局(floor planning),即确定芯片的形状、尺寸等。(2)布局(placement),即在芯片上排列网表的块(blocks),确定块内单兀(cells)的位置。(3)时钟树综合(clock tree synthesis, CTS),这是根据芯片的物理版图将时钟信号由时钟源传递至芯片内各个寄存器时钟引脚。时钟树是一种用来分析线延时的树形结构。例如，将时钟源作为树根，各个同步单元作为树叶，中间的树枝就是实际的连线。理想情况下，各个同步单元应该同时接收到时钟信号。通过分析时钟树的各条路径长度即可对接收时钟信号的延时偏差进行优化改进。(4)布线(routing)，即在块和单元内或它们之间确定连线。第10步、版图级功能仿真,也称后仿真(post-layout simulation),即对布局布线后的网表文件、或对布局布线后的抽取了 RC参数(电阻电容参数)的网表文件进行仿真，以测试其功能与时序是否与设计要求一致。第11步、版图验证，包括设计规则检查(DRC)、版图的网表输出(NE)、电学规则检查(ERC)、寄生参数提取(PE)、电路图版图对照(LVS)等。第12步、生成版图⑶SII数据。由于EDA (electronic design automation)工具的普及，在上述设计流程的各个步骤，都有EDA工具帮助实现。在除第I步以外的其余步骤中，基本上是依赖EDA工具自动实现，如有错误再由人工修改。现有的数字集成电路设计方法都是基于单边沿触发器的。目前还没有办法进行包含双边沿触发器的数字集成电路设计，这是由于第3步中的逻辑综合工具等EDA工具都不支持双边沿触发器，因而无法将RTL级的电路描述文件自动地转换为门级网表文件。这些工作如全部交由人工处理，则是难以想象的。
技术实现思路
本申请所要解决的技术问题是使现有的数字集成电路设计方法增加对双边沿触发器的支持。为解决上述技术问题，本申请包含设计输入、逻辑综合、门级与RTL级形式验证、逻辑优化、优化前后门级形式验证、布局布线的步骤；其中在设计输入时，RTL级电路描述文件中只采用单边沿触发器；在逻辑综合后，对生成的综合后第一门级网表文件中的单边沿触发器部分或全部地改为双边沿触发器，生成综合后第二门级网表文件；同时在门级单元库文件中增加双边沿触发器的门结构，在门级单元库描述文件中增加双边沿触发器的描述； 在门级与RTL级形式验证时，对综合后第一门级网表文件与RTL级电路描述文件进行形式验证；在逻辑优化时，对综合后第二门级网表文件进行逻辑优化；在优化前后门级形式验证之前，先将门级单元库描述文件中的双边沿触发器的描述改为与单边沿触发器一致，再对优化后门级网表文件与综合后第二门级网表文件进行形式验证，再将门级单元库描述文件中的双边沿触发器的描述恢复原样；在布局布线之前，先在版图级单元库文件中增加双边沿触发器的版图单元结构、和ROW (排)描述，再进行布局布线；在布局布线时，所生成的时钟树包括了双边沿触发器的版图单元结构之内的线延迟、和两路复用器的延迟。本申请所述方法实现了包含双边沿触发本文档来自技高网...

【技术保护点】
一种包含双边沿触发器的数字集成电路设计方法，包含设计输入、逻辑综合、门级与RTL级形式验证、逻辑优化、优化前后门级形式验证、布局布线的步骤；其特征是：在设计输入时，RTL级电路描述文件中只采用单边沿触发器；在逻辑综合后，对生成的综合后第一门级网表文件中的单边沿触发器部分或全部地改为双边沿触发器，生成综合后第二门级网表文件；同时在门级单元库文件中增加双边沿触发器的门结构，在门级单元库描述文件中增加双边沿触发器的描述；在门级与RTL级形式验证时，对综合后第一门级网表文件与RTL级电路描述文件进行形式验证；在逻辑优化时，对综合后第二门级网表文件进行逻辑优化；在优化前后门级形式验证之前，先将门级单元库描述文件中的双边沿触发器的描述改为与单边沿触发器一致，再对优化后门级网表文件与综合后第二门级网表文件进行形式验证，再将门级单元库描述文件中的双边沿触发器的描述恢复原样；在布局布线之前，先在版图级单元库文件中增加双边沿触发器的版图单元结构、和ROW（排）描述，再进行布局布线；在布局布线时，所生成的时钟树包括了双边沿触发器的版图单元结构之内的线延迟、和两路复用器的延迟。

【技术特征摘要】

【专利技术属性】
技术研发人员：郑松，魏述然，张亮，张标，谢晓娟，
申请(专利权)人：锐迪科科技有限公司，
类型：发明
国别省市：