用于双边沿触发器的可测试性设计方法技术

本申请公开了一种用于双边沿触发器的可测试性设计方法，在现有的采用内部扫描设计的VLSI可测试性设计方法的基础上，增加了：将已建立扫描链的门级网表文件中的单边沿可扫描触发器替换为双边沿可扫描触发器；增加测试时钟电路；以包含双边沿可扫描触发器的扫描链电路再次对单边沿可扫描触发器的扫描链电路所生成的测试向量进行仿真，仿真通过后的测试向量再使用ATE设备对该扫描链电路进行测试。这样，本申请所述的VLSI可测试性方法可以适用于包含双边沿触发器的电路，当然也兼容仅包含单边沿触发器的电路；从而有利于在VLSI设计中推广使用双边沿触发器，最终有利于集成电路的数据处理能力翻倍提升、或者功耗减半下降。

【技术实现步骤摘要】

本申请涉及一种半导体集成电路的可测试性设计方法，特别是涉及ー种包含有双边沿触发器的半导体集成电路的可测试性设计方法。
技术介绍
VLSI (超大規模集成电路)的制造包括数百道エ艺流程，在制造过程中温度、环境等的细微变化都可能导致芯片出现物理上的缺陷，导致芯片无法正常工作。为保证出厂芯片的品质，有必要对生产出来的芯片进行测试筛选。VLSI的测试分为功能测试和结构测试两大类。功能测试是针对电路所实现的功能进行的测试，这是设计过程中应该解决的。结构测试是基于电路的结构(门的类型、连线、网表等)进行测试，通过芯片的输出管脚观察内部信号的状态。在假定设计正确的情况下，测试只考虑制造过程中 引进的缺陷，即只考虑结构测试。本申请所述的测试就是指VLSI的结构测试。传统的测试方法是使用ATE (自动测试设备)对芯片施加测试向量，捕获芯片的输出结果与预期的正确结果进行比较，以判断芯片中是否存在某一类型的故障。为了节省测试所需要的成本，DFT (design for testability,可测试性设计)成为电路和芯片设计的重要环节，它通过在芯片原始设计中插入各种用于提高芯片可测试性的硬件逻辑，从而使芯片变得容易测试。目前比较成熟的的可测试性设计技术主要有内部扫描设计(Scan Design)、边界扫描设计、内建自测试(BIST)等。内部扫描设计也称扫描路径设计，是ー种针对时序电路芯片的DFT方案。其基本原理是时序电路可以模型化为ー个组合电路网络和带触发器的时序电路网络的反馈。为了控制和观测这些触发器的取值，在内部扫描设计中，会将这些触发器替换为具有相应功能的带扫描端的触发器，并且连接成扫描链。扫描链将内部的时序电路分割成小的组合电路，利用ATPG (自动测试向量产生)工具产生测试向量，通过扫描链将测试向量输入到芯片的内部，该测试向量输入后产生的相应结果在芯片特定管脚串行输出，从而达到对触发器的取值进行控制和观测的目的。请參阅图1，现有的采用内部扫描设计的可测试性设计方法包括如下步骤第I步，设计输入以形成RTL级(寄存器传输级,register transfer level)电路描述文件。第2歩，对RTL级电路描述文件进行逻辑综合，形成门级网表文件。第3步,设置DFT约束并进行DRC检测(design rule check,设计规则检测)。所述DFT约束即测试协议约束，包括选择扫描単元的类型，扫描链的数目，各条扫描链的扫描时钟信号、扫描使能信号、扫描输入端ロ、扫描输出端ロ、置位/复位端ロ等的定义。所述DRC检测主要包括定义电路的时钟端、输入输出端ロ的各种约束等。第4步，建立扫描链，即在门级网表文件中，先将需要测试的单边沿触发器替换成单边沿可扫描触发器，再将ー个单边沿可扫描触发器的输出端连接到下一个单边沿可扫描触发器的第二输入端，依次相连构成扫描链。单边沿可扫描触发器主要有三种类型Muxed-D型、Clocked-Scan型、LSSD型。Muxed-D型是最常用的单边沿可扫描触发器，如图2所示，是在ー个单边沿D触发器10的输入端加入ー个两路复用器20。这种单边沿可扫描触发器具有工作模式和扫描模式，所述扫描模式又分为两种移位和捕获。这种单边沿可扫描触发器包括两个输入端，第一输入端D作为正常工作时的数据输入，第二输入端SI作为扫描时的测试数据输入。移位模式下，测试向量从第二输入端SI移入单边沿可扫描触发器，上一个测试向量同时从输出端SO移出；捕获模式下，捕获第一输入端D所输入的数据。使能信号从使能端SE输入，控制着两路复用器20是将第一输入端D还是第二输入端SI的信号原样传递给单边沿D触发器10。时钟信号从时钟端CLK输入，在时钟信号的上升沿(或下降沿)，单边沿D触发器10的输出端Q (移位模式下称为输出端S0)跟踪其输入端。图3所示的扫描链，各个单边沿可扫描触发器的使能端SE都连接在一起接收测试使能信号。当测试使能信号为高电平时，芯片处于移位模式，测试向量从整个扫描链的起始输入端SI移入，同时上ー组测试向量相应地从第一个单边沿可扫描触发器的输出端SO移出至第二个单边沿可扫描触发器的输入端SI，同时上上一组测试向量相应地从第二个单边沿可扫描触发器的输出端SO移出至第三个单边沿可扫描触发器的输入端SI，……各个测 试向量最終到达整个扫描链的输出端so。当测试使能信号为低电平时，芯片处于捕获模式，经过ー个时钟周期的触发，数据由每个单边沿D触发器10的D端ロ输出到Q端ロ，各个扫描単元捕获芯片内部逻辑的测试响应。第5歩，输出已建立扫描链的门级网表文件、测试协议文件(STIL文件)等。第6步，利用ATPG工具自动生成可覆盖绝大多数故障的测试向量。生成的测试向量先用ATPG工具自带的仿真器进行验证(可选)，通过之后再用功能仿真工具进行最终仿真。验证和仿真过程中，检测并删除坏的测试向量，最后就可以使用ATE设备以测试向量对扫描链进行测试。现有的单边沿触发器分为上升沿触发器和下降沿触发器两种。图4是ー个上升沿D触发器，其输出信号q只在时钟信号elk的上升沿跟踪输入1曰 dcltcl o图5是ー个下降沿D触发器，其只是将上升沿D触发器的时钟输入反相，以使输出信号q只在时钟信号elk的下降沿跟踪输入信号data。图6是ー个双边沿D触发器50，包括一个上升沿D触发器10a、ー个下降沿D触发器IOb和ー个两路复用器20。在时钟信号elk的上升沿，两路复用器20将上升沿D触发器IOa的输出信号ql作为双边沿D触发器50的输出信号q3。在时钟信号elk的下降沿，两路复用器20将下降沿D触发器IOb的输出信号q2作为双边沿D触发器50的输出信号q3。因此，双边沿D触发器50的输出信号q3既在时钟信号elk的上升沿、也在时钟信号elk的下降沿跟踪输入信号data。上述以D触发器为例的双边沿触发器打破了一个时钟周期内只能在一个时钟沿进行数据处理的局限，在一个时钟周期内的上升沿和下降沿均可进行数据处理。采用这种双边沿触发器后，当输入信号仍维持原来的频率吋，时钟信号的频率可减小为原来的一半，而仍能处理在原时钟信号频率下与单边沿触发器相同的数据量。显然，降低一半时钟频率可达到显著降低功耗、减小发热的目的。如果仍维持原来的时钟信号频率，则双边沿触发器在相同时间段内的数据处理量可达原来的两倍，从而显著提升处理速度。上述采用内部扫描设计的可测试性设计方法无法适用于双边沿触发器，这是由于其一，第2步逻辑综合阶段，目前业界主流的逻辑综合工具均无法处理双边沿触发器，因而在第I步设计输入阶段所形成的RTL级电路描述文件中只能将双边沿触发器改为单边沿触发器，这样按现有方法就无法进行双边沿触发器的测试。其ニ，第6步生成测试向量阶段，现有的ATPG工具虽然可以为双边沿触发器生成ATPG测试向量，但由于ATPG工具自带的仿真器无法正确识别双边沿触发器的测试模型，因此无法对所生成的测试向量进行验证。
技术实现思路
本申请所要解决的技术问题是提供ー种可用于双边沿触发器的可测试性设计方 法。为解决上述技术问题，本申请包括如下步骤第I步，设计输入以形成RTL级电路描述文件，在RTL级电路描述文件中如需使用触发器，全部采用单边沿触发器；第2歩，对RTL级电路描述文件进行逻辑综合，形成本文档来自技高网...

【技术保护点】
一种用于双边沿触发器的可测试性设计方法，其特征是，包括如下步骤：第1步，设计输入以形成RTL级电路描述文件，在RTL级电路描述文件中如需使用触发器，全部采用单边沿触发器；第2步，对RTL级电路描述文件进行逻辑综合，形成门级网表文件；第3步，对第2步所形成的门级网表文件设置DFT约束并进行DRC检测；第4步，建立扫描链，即在第2步所形成的门级网表文件中先将单边沿触发器替换成单边沿可扫描触发器，再将一个单边沿可扫描触发器的输出端连接到下一个单边沿可扫描触发器的第二输入端，依次相连构成扫描链；第5步，输出已建立扫描链的门级网表文件；第6步，利用ATPG工具为第5步所输出的已建立扫描链的门级网表文件生成测试向量，所生成的测试向量用功能仿真工具进行仿真，检测并删除坏的测试向量；第7步，将第5步所输出的已建立扫描链的门级网表文件中的单边沿可扫描触发器替换为双边沿可扫描触发器；第8步，为第7步所形成的由双边沿可扫描触发器形成的扫描链增加测试时钟电路，所述测试时钟电路输出由时钟信号二分频形成的测试时钟信号作为各个双边沿可扫描触发器的时钟输入；第9步，以第8步所形成的由双边沿可扫描触发器与测试时钟电路一起构成的扫描链电路，再次对第6步所生成的测试向量进行仿真，仿真通过后的测试向量再使用ATE设备对该扫描链电路进行测试。...

【技术特征摘要】

【专利技术属性】
技术研发人员：郑松，魏述然，张亮，张标，谢晓娟，
申请(专利权)人：锐迪科科技有限公司，
类型：发明
国别省市：