一种时钟恢复控制器制造技术

本发明专利技术公开了一种时钟恢复控制器，具体包括：第一鉴相单元、第二鉴相单元、第三鉴相单元、第一投票表决单元、第二投票表决单元、可配置滤波单元、双向冗余移位寄存器单元、格雷码计数与译码电路单元和启动电路单元。本发明专利技术提供的时钟恢复控制器完全由数字模块构成，特点如下：能够大大降低鉴相亚稳态发生的概率；能够根据使用环境和环路相噪不同，灵活配置滤波器；改变了环路边界相位切换控制方式，避免了大的时钟抖动；运用多种手段提高系统的可靠性。

【技术实现步骤摘要】

本专利技术属于集成电路
，具体涉及在串行数据通信中，时钟恢复装置中时钟恢复控制器的设计。
技术介绍
高速数据通信中，数据一般是通过串行接口发送的，在接收端需要从信号中恢复出数据和时钟信息。基于相位插值(Phase Interpolator，PI)的时钟恢复技术，其基本原理是PLL (Phase Locked Loop)产生多个相位的时钟输出，每一个相位又分若干等分的小相位，通过适当的控制模块选择合适的PLL输出相位和插值的小相位，从而生成最佳相位的时钟，达到时钟恢复的目的。目前有不同的方式进行相位插值控制，但要产生最佳恢复时钟、有效的降低鉴相器亚稳态对环路控制造成的影响、避免PI单元和PLL相位选择造成的边界跳变，并且能灵活的适合于不同相噪环境的控制方式各不相同，效果也不尽相同。因此 在实际工程设计中，特别是上GHZ的信号使用环境中，需要特别关注。在US2010/0098203A1， DIGITAL PHASE INTERPOLATION CONTROL FOR CLOCK ANDDATA RECOVERY CIRCUIT中，采用了脉冲均化处理、数字滤波、温度码相位控制等思想来进行时钟数据恢复控制，这种方式首先将鉴相输出指示信号进行脉冲均化，消除噪声原因产生的间歇EARLY和LATE信号，然后通过状态控制进行滤波，送入到温度码单元，完成相位插值功能。但该方案未提及PI相位插值和PLL相位选择所引起相位边界跳变、鉴相器亚稳态对系统时钟恢复精度的影响及解决措施。
技术实现思路
本专利技术针对GHz以上高速数据通信中，采用相位插值方式进行时钟数据恢复存在上述问题，提出了一种新的时钟恢复控制器。本专利技术的技术方案为一种时钟恢复控制器，具体包括第一鉴相单元、第二鉴相单元、第三鉴相单元、第一投票表决单元、第二投票表决单元、可配置滤波单元、双向冗余移位寄存器单元、格雷码计数与译码电路单元和启动电路单元，其中，所述第一鉴相单元的五个输入端分别用于输入超前一个相位单元的四个正交时钟和输入数据，两个输出端分别输出时钟第一滞后指不信号和时钟第一超前指不信号；所述第二鉴相单元的五个输入端分别用于输入四个正交时钟和输入数据，两个输出端分别输出时钟第二滞后指示信号和时钟第二超前指示信号；所述第三鉴相单元的五个输入端分别用于输入滞后一个相位单元的四个正交时钟和输入数据，两个输出端分别输出时钟第三滞后指示信号和时钟第三超前指示信号；所述第一投票表决单元的三个输入端分别与三个鉴相单元的一个输出端相连，用于输入三个时钟滞后指示信号，输出端输出时钟滞后指示信号并耦接至可配置滤波单元的第一输入端；所述第二投票表决单元的三个输入端分别与三个鉴相单元的另一个输出端相连，用于输入三个时钟超前指示信号，输出端输出时钟超前指示信号并耦接至可配置滤波单元的第二输入端；所述可配置滤波单元的另外三个输入端分别输入第一位寄存器输入控制信号、第二位寄存器输入控制信号和第三位寄存器输入控制信号，两个输出端分别输出时钟滞后滤波指示信号、时钟超前滤波指示信号并耦接至双向冗余移位寄存器单元的两个输入端，双向冗余移位寄存器单元的两个输出端与格雷码计数与译码电路单元的两个输入端相连接，格雷码计数与译码电路单元的八个输出端依次与启动电路单元的八个输入端相连，启动电路单元输出的八个相位选通信号和双向冗余移位寄存器单元输出的十二个相位插值控制信号作为所述时钟恢复控制器的输出信号。进一步的，所述投票表决单元包括三个输入端、三个与门、两个反相器、一个延迟子单元和一个选择器，其中，所述第一反相器的输入端作为所述投票表决单元的第一输入端，所述第二反相器的输入端作为所述投票表决单元的第三输入端，所述第二输入端、第三输入端和第一反相器的输出端分别与所述第一与门的三个输入端相连，所述第一输入端、第二输入端和第二反相器的输出端分别与所述第二与门的三个输入端相连，所述第一输入端、第二输入端和第三输入端分别与所述第三与门的三个输入端和延迟子单元的三个输入 端相连，三个与门的输出端和延迟子单元的三个输出端分别与选择器的六个输入端相连，选择器的输出端即为所述投票表决单元的输出端。进一步的，所述可配置滤波单元包括两个二输入与门、两个四输入与门、八个移位控制模块，两个反相器，一个异或门，其中，所述的异或门的两个输入端分别与第一二输入与门的第一输入端和第二二输入与门的第一输入端相连并作为所述可配置滤波单元的第一输入端和第二输入端；所述的异或门的输出端连接至第一二输入与门的第二输入端和第二二输入与门的第二输入端；所述第一至第四移位控制模块的输出端分别与第一四输入与门的四个输入端相连，所述第五至第八移位控制模块的输出端分别与第二四输入与门的四个输入端相连，第一四输入与门的输出端和第二四输入与门的输出端分别作为所述可配置滤波单元的第一输出端和第二输出端；所述八个移位控制模块的第一输入端连接在一起并与第一二输入与门的输出端相连，所述八个移位控制模块的第二输入端连接在一起并与第二二输入与门的输出端相连，所述可配置滤波单元的第一输出端与第一反相器的输入端相连；第一反相器的输出端与所述第一至第四移位控制模块的第三输入端相连；所述可配置滤波单元的第二输出端与第二反相器的输入端相连；第二反相器的输出端与所述第五至第八移位控制模块的第三输入端相连；第一移位控制模块的第四输入端、第五输入端、第六输入端、第七输入端分别输入其自身输出的反馈信号、第二移位控制模块的输出信号、置位信号“I”、第一位寄存器输入控制信号；第二移位控制模块的第四输入端、第五输入端、第六输入端、第七输入端分别输入其自身输出的反馈信号、两个相邻移位控制模块的输出信号、第二位寄存器输入控制信号;第三移位控制模块的第四输入端、第五输入端、第六输入端、第七输入端分别输入其自身输出的反馈信号、两个相邻移位控制模块的输出信号、第三位寄存器输入控制信号;第四移位控制模块的第四输入端、第五输入端、第六输入端分别输入其自身输出的反馈信号、第三移位控制模块的输出信号、置位信号“O”；第五移位控制模块的第四输入端、第五输入端、第六输入端、第七输入端分别输入其自身输出的反馈信号、第六移位控制模块的输出信号、置位信号“ I”、第一位寄存器输入控制信号；第六移位控制模块的第四输入端、第五输入端、第六输入端、第七输入端分别输入其自身输出的反馈信号、两个相邻移位控制模块的输出信号、第二位寄存器输入控制信号; 第七移位控制模块的第四输入端、第五输入端、第六输入端、第七输入端分别输入其自身输出的反馈信号、两个相邻移位控制模块的输出信号、第三位寄存器输入控制信号;第八移位控制模块的第四输入端、第五输入端、第六输入端分别输入其自身输出的反馈信号、第七移位控制模块的输出信号、置位信号“O”。进一步的，所述双向冗余移位寄存器单元包括十二个移位控制模块，一个与门，一个或门，其中，所述十二个移位控制模块的第一输入端连接在一起作为双向冗余移位寄存器单元的第一输入端，所述十二个移位控制模块的第二输入端连接在一起作为双向冗余移位寄存器单元的第二输入端，所述十二个移位控制模块的第三输入端连接在一起作为双向冗余移位寄存器单元的第三输入端，所述十二个移位控制模块的第四输入端连接在一起作为双向冗余移位寄存器单元本文档来自技高网...

【技术保护点】
一种时钟恢复控制器，具体包括：第一鉴相单元、第二鉴相单元、第三鉴相单元、第一投票表决单元、第二投票表决单元、可配置滤波单元、双向冗余移位寄存器单元、格雷码计数与译码电路单元和启动电路单元，其中，所述第一鉴相单元的五个输入端分别用于输入超前一个相位单元的四个正交时钟和输入数据，两个输出端分别输出时钟第一滞后指示信号和时钟第一超前指示信号；所述第二鉴相单元的五个输入端分别用于输入四个正交时钟和输入数据，两个输出端分别输出时钟第二滞后指示信号和时钟第二超前指示信号；所述第三鉴相单元的五个输入端分别用于输入滞后一个相位单元的四个正交时钟和输入数据，两个输出端分别输出时钟第三滞后指示信号和时钟第三超前指示信号；所述第一投票表决单元的三个输入端分别与三个鉴相单元的一个输出端相连，用于输入三个时钟滞后指示信号，输出端输出时钟滞后指示信号并耦接至可配置滤波单元的第一输入端；所述第二投票表决单元的三个输入端分别与三个鉴相单元的另一个输出端相连，用于输入三个时钟超前指示信号，输出端输出时钟超前指示信号并耦接至可配置滤波单元的第二输入端；所述可配置滤波单元的另外三个输入端分别输入第一位寄存器输入控制信号、第二位寄存器输入控制信号和第三位寄存器输入控制信号，两个输出端分别输出时钟滞后滤波指示信号、时钟超前滤波指示信号并耦接至双向冗余移位寄存器单元的两个输入端，双向冗余移位寄存器单元的两个输出端与格雷码计数与译码电路单元的两个输入端相连接，格雷码计数与译码电路单元的八个输出端依次与启动电路单元的八个输入端相连，启动电路单元输出的八个相位选通信号和双向冗余移位寄存器单元输出的十二个控制信号作为所述时钟恢复控制器的输出信号。...

【技术特征摘要】

【专利技术属性】
技术研发人员：刘辉华，张军，李磊，周婉婷，杨宗雄，王颖，娄佳宁，兰天，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：