磁阻感测元件及其形成方法技术

本发明专利技术涉及一种磁阻感测元件及其形成方法，其用以在具有第一介电层的基板上方形成多功能电路结构与磁阻结构，且多功能电路结构与磁阻结构形成上下交叠的配置。本发明专利技术磁阻感测元件及其形成方法可降低该磁阻感测元件布局所需占用的面积。

【技术实现步骤摘要】

本专利技术涉及一种，尤其涉及ー种具有多功能电路结构的。
技术介绍
磁阻感测元件可随着磁场强度的变化而改变其电阻值，目前已广泛应用于各种电子电路元件中。常见的磁阻感测元件有异向性磁阻(anisotropic magnetoresistance,AMR)、巨磁阻(giant magnetoresistance, GMR)以及穿隧磁阻(tunnelingmagnetoresistance, TMR)等类型，目前已可整合至集成电路芯片中，进而达到小型化与高度集成化的目的。但是，由于磁阻感测元件和其它集成电路元件均以相邻方式排列，其体积仍受限于磁阻感测元件与集成电路的原始面积。
技术实现思路
本专利技术的目的就是在于提供一种，用以降低该磁阻感测元件布局所需占用的面积。本专利技术提供一种磁阻感测元件，其包括基板、至少ー多功能电路结构以及磁阻结构；基板具有第一介电层；至少ー多功能电路结构形成于重叠基板上方；磁阻结构形成于重叠基板上方，且重叠多功能电路结构与重叠磁阻结构形成上下交叠的配置。本专利技术另提供一种磁阻感测元件的形成方法，其包括提供具有第一介电层的基板；形成多功能电路结构；以及形成与重叠第一介电层及多功能电路结构上下交叠的磁阻结构。本专利技术实施例所述的，其中磁阻结构与多功能电路结构不在同一个平面上，因此可将磁阻结构与多功能电路结构上下交叠，进一歩降低该磁阻感测元件布局所需占用的面积，进而提高其生产效益。上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，而可依照说明书的内容予以实施，并且为了让本专利技术的上述和其它目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。附图说明图I是根据本专利技术所揭露的技术，表示在基板上形成多功能电路结构的截面示意 图2是根据本专利技术所揭露的技术，表示在具有基板的介电层上方配置多功能电路结构的截面示意 图3是根据本专利技术所揭露的技术，表示将导线结构配置在多功能电路结构上方的截面示意 图4飞是根据本专利技术所揭露的技术，表示电流提供具有不同导线绕线方式的多功能电路结构，在磁阻层与多功能电路结构之间产生磁场之后，磁场流动方向的各个示意 图7是根据本专利技术所揭露的技术，表示继续在图3所示的磁阻层上方形成其它电路元件的示意图。具体实施例方式为更进一步阐述本专利技术为达成预定专利技术目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本专利技术提出的其具体实施方式、方法、步骤、结构、特征及功效，详细说明如后。本专利技术在此所探讨的方向为ー种磁阻感测元件，其整合有多功能电路结构，该多功能电路结构可具有至少ー控制电路(control circuit)、输入输出接ロ电路(10interface circuit)、存储元件、内建自我测试电路(BIST circuit)与/或元件设定/重置电路(set/reset circuit)、静电放电元件(ESD)、金属内联线或其它逻辑线路元件的配 置，以及其形成方法。为了能彻底地了解本专利技术，将在下列的描述中提出详尽的多功能电路结构的磁阻感测元件及其制造步骤。图I为本专利技术的一个实施例中在基板上形成多功能电路结构的截面示意图。请參考图1，先提供基板10，此基板10可以是表层覆盖有介电层12的硅基板，此硅基板可以是未形成有任何电路的基板，当然也可以是已经过前段制程(FEOL)而形成有多功能电路结构，包括但不限于上述控制电路(control circuit)、存储元件、输入输出接ロ电路(10interface circuit)、静电放电元件(ESD)及其它逻辑线路等集成电路元件的娃芯片。而为能保持表面平坦，介电层12在形成后可再经过平坦化制程，例如化学机械研磨(CMP)。接着，请參考图2，是在基板10的介电层12上方配置第一导线结构20作为另ー多功能电路结构，此第一导线结构20中包括有绕线结构，用以产生测试用磁场，进而形成内建自我测试电路(BIST circuit)或设定/重置电路(set/reset circuit)。而第一导线结构20形成方法包括先在介电层12上方依序形成第一阻挡层、第一导线层及第ニ阻挡层，接着形成图案化光阻层(未在图中表示)在第二阻挡层上方。接着，进行蚀刻制程，以移除部分的第二阻挡层、部分第一导线层以及部分第一阻挡层。接着，在移除光阻层之后，便可在具有介电层12的基板10上形成由图案化的第一阻挡层14、图案化的第一导线层15及图案化的第二阻挡层16所构成的第一导线结构20，并且暴露出介电层12的部分表面。接着，再形成另一介电层22，将第一导线结构20包覆住，且同时覆盖已暴露的介电层12的表面。同样地，在本专利技术的实施例中，介电层12、22的材料可以是氮化硅或是氧化硅；第一阻挡层14以及第二阻挡层16主要用以防止电迁移(electiOmigration)，其材料可以是现有的金属扩散阻绝层(diffusion barrier)材料,如氮化钽(TaN)或氮化钛(TiN);第一导线层15是具有平坦化的金属层表面，且其材料可以是铝、钨、铜及其它导电材料。同样地，为能保持介电层22表面平坦，介电层22在形成后可再经过平坦化制程，例如化学机械研磨(CMP)。接着，请參考图3，表示将磁阻结构配置在第一导线结构20上方，且磁阻结构包括第二导线结构30及磁阻层40，且磁阻层40设置在第二导线结构30的最上层。第二导线结构30由图案化的第三阻挡层31及图案化的第二导线层32所构成。其中，图案化的第三阻挡层31配置在平坦化后的介电层22上方，以及图案化的第二导线层32配置在图案化的第三阻挡层31上方。在此,第二导线结构30的形成方式可使用大马士革镶嵌(damascene)制程，其步骤包括首先在介电层22上方形成另一介电层34，接着利用微影与蚀刻制程在介电层34内形成多个开ロ(未在图中表不)，接着，在多个开ロ的内壁表面上形成ー层第三阻挡层然后再在第三阻挡层上沉积第二导线层并且覆盖在介电层上。接着，利用化学机械研磨法移除在开口上方多余的第三阻挡层与第二导线层材料，以形成图案化的第二导线层32及图案化的第三阻挡层31，同时暴露出介电层34的部分表面(未在图中表示)。在本专利技术的实施例中，介电层22、34的材料可以是氮化硅或是氧化硅，第三阻挡层31的材料可以是金属扩散阻绝层(diffusion barrier)材料,如氮化钽(TaN)或氮化钛(TiN),以及第二导线层32的材料可以是铝、钨、铜或其它导电材料。在此要说明的是，在本专利技术的另ー个实施例中，第一导线结构20也可以利用大马士革镶嵌制程来形成，另外，第一导线结构20中的第一阻挡层14和第二阻挡层16的材料可以是金属扩散阻绝层(diffusion barrier)材料，如氮化钽(TaN)或氮化钛(TiN)，同样地第二导线结构也可利用如图2的第一导线结构的方式形成。接着，请继续參考图3，是在具有第二导线结构30的磁阻结构的最上层配置多个磁阻层40。一般来说，磁阻层40的磁阻机制包括异向性磁阻(Anisotropic Magnetoresistance, AMR)、巨磁阻(Giant Magnetoresistance, GMR)以及穿隧式磁阻(Tunneling Magnetoresistance, T本文档来自技高网...

【技术保护点】
一种磁阻感测元件，其特征是，其包括:基板，具有设置在该基板上方的第一介电层；至少一多功能电路结构，形成于该基板上方；磁阻结构，形成于该基板上方，且该多功能电路结构与该磁阻结构形成上下交叠的配置。

【技术特征摘要】
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【专利技术属性】
技术研发人员：刘富台，汪大镛，彭伟栋，汤泰郎，
申请(专利权)人：宇能电科技股份有限公司，
类型：发明
国别省市：