一种三多晶应变SiGe BiCMOS集成器件及制备方法技术

本发明专利技术公开了一种三多晶应变SiGe?BiCMOS集成器件及制备方法,首先制备SOI衬底，刻蚀双极器件区域，在该区域制备三多晶SiGe?HBT器件，接着光刻MOS有源区，在该区域连续生长Si缓冲层、应变SiGe层、本征Si层，分别形成NMOS和PMOS器件有源区，在MOS器件有源区淀积SiO2和多晶硅，通过刻蚀制备伪栅，采用自对准工艺形成MOS器件的轻掺杂源漏和源漏，然后去除伪栅，制备形成栅介质氧化镧和金属钨形成栅极，最后金属化，光刻引线制成集成器件及电路。本发明专利技术的制备过程采用自对准工艺，MOS结构中采用了轻掺杂源漏结构，有效地抑制了热载流子对器件性能的影响，提高了器件的可靠性。

【技术实现步骤摘要】

本专利技术属于半导体集成电路
，尤其涉及。
技术介绍
半导体集成电路技术是高科技和 信息产业的核心技术，已成为衡量一个国家科学技术水平、综合国力和国防力量的重要标志，而以集成电路为代表的微电子技术则是半导体技术的关键。半导体产业是国家的基础性产业，其之所以发展得如此之快，除了技术本身对经济发展的巨大贡献之外，还与它广泛的应用性有关。英特尔(Intel)创始人之一戈登 摩尔(Gordon Moore)于1965年提出了 “摩尔定律”，该定理指出集成电路芯片上的晶体管数目，约每18个月增加I倍，性能也提升I倍。多年来，世界半导体产业始终遵循着这条定律不断地向前发展，尤其是Si基集成电路技术，发展至今，全世界数以万亿美元的设备和技术投入，已使Si基工艺形成了非常强大的产业能力。2004年2月23日英特尔首席执行官克莱格·贝瑞特在东京举行的全球信息峰会上表示，摩尔定律将在未来15到20年依然有效，然而推动摩尔定律继续前进的技术动力是不断缩小芯片的特征尺寸。目前，国外45nm技术已经进入规模生产阶段，32nm技术处在导入期，按照国际半导体技术发展路线图ITRS，下一个节点是22nm。不过，随着集成电路技术的继续发展，芯片的特征尺寸不断缩小，在Si芯片制造工业微型化进程中面临着材料物理属性，制造工艺技术，器件结构等方面极限的挑战。比如当特征尺寸小于IOOnm以下时由于隧穿漏电流和可靠性等问题，传统的栅介质材料SiO2无法满足低功耗的要求；纳米器件的短沟道效应和窄沟道效应越专利技术显，严重影响了器件性能；传统的光刻技术无法满足日益缩小的光刻精度。因此传统Si基工艺器件越来越难以满足设计的需要。为了满足半导体技术的进一步发展需要，大量的研究人员在新结构、新材料以及新工艺方面的进行了深入的研究，并在某些领域的应用取得了很大进展。这些新结构和新材料对器件性能有较大的提高，可以满足集成电路技术继续符合“摩尔定理”迅速发展的需要。因此，目前工业界在制造大规模集成电路尤其是数模混合集成电路时，仍然采用Si BiCMOS 或者 SiGe BiCMOS 技术(Si BiCMOS 为 Si 双极晶体管BJT+Si CMOS, SiGe BiCMOS为SiGe异质结双极晶体管HBT+Si CMOS)。
技术实现思路
本专利技术的目的在于利用在一个SOI衬底片上制备应变SiGe平面沟道PMOS器件、应变SiGe平面沟道NMOS器件和三多晶SiGe HBT器件，构成三多晶应变SiGe BiCMOS集成器件及电路，以实现器件与集成电路性能的最优化。本专利技术的目的在于提供一种三多晶应变SiGe BiCMOS集成器件，所述集成器件的双极器件为三多晶SiGe HBT器件，应变SiGe平面沟道NMOS器件和应变SiGe平面沟道PMOS器件。进一步、MOS导电沟道为应变SiGe材料，沿沟道方向为张应变。进一步、述SiGe HBT器件的发射极、基极和集电极都采用多晶硅接触。进一步、述三种器件为平面结构。进一步、MOS器件采用量子阱结构。本专利技术的另一目的在于提供一种三多晶应变SiGe BiCMOS集成器件的制备方法，包括如下步骤第一步、选取两片N型掺杂的Si片，其中两片掺杂浓度均为f5X1015cm_3，对两片Si片表面进行氧化，氧化层厚度为O. 5 1 μ m ;将其中的一片作为上层的基体材料，并在该 基体材料中注入氢，将另一片作为下层的基体材料；采用化学机械抛光(CMP)工艺对两个氧化层表面进行抛光；第二步、将两片Si片氧化层相对置于超高真空环境中在350 480°C的温度下实现键合；将键合后的Si片温度升高100 200°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留15(T200nm的Si材料，并在其断裂表面进行化学机械抛光(CMP)，形成SOI衬底；第三步、在衬底表面热氧化一层厚度为300 500nm的SiO2层，光刻隔离区域，利用干法刻蚀工艺，在深槽隔离区域刻蚀出深度为3飞μ m的深槽；利用化学汽相淀积(CVD)的方法，在600 8000C，在深槽内填充SiO2，用化学机械抛光(CMP)方法，去除表面多余的氧化层，形成深槽隔离；第四步、光刻HBT器件有源区，利用干法刻蚀工艺，在HBT器件有源区，刻蚀出深度为2 3 μ m的深槽，将中间的氧化层刻透；在HBT器件有源区外延生长一层掺杂浓度为I X IO16 IXlO17Cnr3的Si层，厚度为2 3μπι，作为集电区；第五步、利用化学汽相淀积(CVD)的方法，在600 800°C，在外延Si层表面淀积一层厚度为50(T700nm的SiO2层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触区掺杂浓度为IX IO19 IX 102°cnT3，形成集电极接触区域，再将衬底在950 1100°C温度下，退火15 120s，进行杂质激活；第六步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积(CVD)方法，在600 800 °C,在衬底表面淀积二层材料第一层为SiO2层，厚度为2(T40nm;第二层为P型Poly-Si 层，厚度为 20(T400nm，掺杂浓度为 I XlO2ci I X IO21CnT3 ；第七步、光刻Poly-Si，形成外基区，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，厚度为20(T400nm，利用化学机械抛光(CMP)的方法去除Poly-Si 表面的 SiO2 ；第八步、利用化学汽相淀积(CVD)方法，在600 800°C，淀积一层SiN层，厚度为5(Tl00nm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；再利用化学汽相淀积(CVD)方法，在600 80(TC，在衬底表面淀积一层SiN层，厚度为l(T20nm，干法刻蚀掉发射窗SiN，形成侧墙；第九步、利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域，利用化学汽相淀积(CVD)方法，在600 750°C，在基区区域选择性生长SiGe基区，Ge组分为15 25%，掺杂浓度为5 X IO18 5 X 1019cnT3，厚度为2(T60nm ；第十步、光刻集电极窗口，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积Poly-Si，厚度为20(T400nm，再对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；第^^一步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，光刻集电极接触孔，并对该接触孔进行磷注入，以提高接触孔内的Poly-Si的掺杂浓度，使其达到1父1019 1\102°011_3，最后去除表面的3102层；第十二步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，在950 1100°C温度下，退火15 120s，进行杂质激活；第十三步、光刻MOS有源区，利用干法刻蚀工艺，在MOS有源区刻蚀出深度为100 140nm的浅槽，利用化学汽相淀积(CVD)方法，在600 750°C，在该浅槽中连续生长 三层材料第一层是厚度为80 120nm的N型Si缓冲层，该层掺杂浓度为I 5 X I本文档来自技高网...

【技术保护点】
一种三多晶应变SiGe？BiCMOS集成器件，其特征在于，所述集成器件的双极器件为三多晶SiGe？HBT器件，应变SiGe平面沟道NMOS器件和应变SiGe平面沟道PMOS器。

【技术特征摘要】

【专利技术属性】
技术研发人员：胡辉勇，张鹤鸣，宋建军，宣荣喜，周春宇，舒斌，吕懿，郝跃，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：