封装的存储芯片、嵌入式设备制造技术

本发明专利技术涉及一种封装的存储芯片和应用该存储芯片的嵌入式设备。上述的存储芯片包括：封装的SPI?NOR?FLASH和并行PSRAM；SPI?NOR?FLASH包括时钟输入管脚CLK1和四个输入输出管脚；并行PSRAM包括时钟输入管脚CLK2、四个以上的地址输入和数据输入输出管脚；其中，SPI?NOR?FLASH的四个输入输出管脚与并行PSRAM的任意四个地址输入和数据输入输出管脚分别相连，CLK1与CLK2相连。利用本发明专利技术的技术方案，能减小封装成的存储芯片的面积。

【技术实现步骤摘要】

本专利技术涉及芯片封装
，特别是涉及ー种封装的存储芯片及应用该存储芯片的嵌入式设备。
技术介绍
随着各种便携式信息装置对内存特性需求的日益多元化，为了解决单ー芯片的集成度和功能不够完善的问题，出现了可将数个芯片封装在一处的多芯片封装(Multi ChipPackage, MCP)技术，其优点在于能将两至三种不同特性的芯片封装在一起形成ー个芯片，这样就可以减少芯片所占用的空间，提高芯片的集成度和功能完善性。三星电子、现代电子、英特尔等全球重量级的集成电路厂商近期纷纷看好此型内存市场前景，竞相推出相关女ロ )PR οMCP技术目前主要用于存储器中，以满足手机、电脑、MP3、液晶电视、DVD等电子装置对存储器的复杂特性需求。现有的MCP技术主要是将并行非易失闪存(Parallel NOR FLASH)与并行假静态随机存储器(PSRAM)封装在一起形成存储芯片。在这种存储芯片中，Parallel NOR FLASH与并行PSRAM的数据线(或称数据管脚)和地址线(或称地址管脚)都要复用才能正常エ作，以64M比特的Parallel NOR FLASH为例，其有16根数据线和21根地址线，因而封装而成的存储芯片中复用的地址线和数据线的总数为37根。而利用MCP技术在进行芯片封装时，要将两个芯片中复用的两根线(或称管脚)通过打线的方式汇聚到ー个球上，则上述将64M比特的Parallel NOR FLASH与并行PSRAM封装而成的存储芯片至少具有37个球。可见，利用Parallel NOR FLASH与并行PSRAM来进行芯片封装，球的数量较多，打线难度较大，这也造成封装而成的存储芯片的面积不能太小。另外，由于Parallel NOR FLASH的面积比并行PSRAM的面积大得多，这种存储芯片的面积主要由Parallel NOR FLASH来決定，而由于Parallel NOR FLASH的面积比较大，因此，封装成的存储芯片的面积比较大。
技术实现思路
本专利技术所要解决的技术问题是提供一种封装的存储芯片及应用该存储芯片的嵌入式设备，能减小封装而成的存储芯片的面积。本专利技术解决上述技术问题的技术方案如下一种封装的存储芯片，该芯片包括封装的串行非易失闪存SPI NOR FLASH和并行假静态随机存储器PSRAM ;SPI NOR FLASH包括时钟输入管脚CLKl和四个输入输出管脚；并行PSRAM包括时钟输入管脚CLK2、四个以上的地址输入和数据输入输出管脚；其中，SPI NOR FLASH的四个输入输出管脚与并行PSRAM的任意四个地址输入和数据输入输出管脚分别相连，CLKl与CLK2相连。本专利技术的有益效果是本专利技术中，由于仅将SPI NOR FLASH的时钟输入管脚CLKl和并行PSRAM的时钟输入管脚CLK2相连，将SPI NOR FLASH的四个输入输出管脚与并行PSRAM的任意四个地址输入和数据输入输出管脚分别相连，从而实现这些管脚的复用，而两个芯片的其他管脚不复用，即可使二者封装而成的存储芯片正常工作，因此，本专利技术大大减少了芯片封装需要复用的管脚数量。管脚数量的減少，意味着存储芯片中焊球的数量大大減少，打线难度也相应地大大降低，封装而成的存储芯片的面积可进ー步减小。同吋，由于SPI NOR FLASH的面积也远小于Parallel NOR FLASH，因此，本专利技术提供的这种封装的存储芯片的面积也就远小于现有技术中的封装存储芯片。在上述技术方案的基础上，本专利技术还可以做如下改进进一歩，SPI NOR FLASH的四个输入输出管脚与并行PSRAM的最低四个比特位的地址输入和数据输入输出管脚分别相连。进ー步，所述SPI NOR FLASH为标准SPI NOR FLASH，其四个输入输出管脚分别为SI、SO、WP#和HOLD# ;并行PSRAM的最低四个比特位的地址输入和数据输入输出管脚分别为 ADQO、ADQ1、ADQ2、ADQ3 ;其中，SI 与 ADQO、SO 与 ADQU WP# 与 ADQ2、HOLD# 与 ADQ3 分别相连。 进ー步，所述SPI NOR FLASH为两通道SPI NOR FLASH，其四个输入输出管脚分别为1/00、I/0UWP#和HOLD# ;并行PSRAM的最低四个比特位的地址输入和数据输入输出管脚分别为 ADQ0、ADQ1、ADQ2、ADQ3 ;其中，1/00 与 ADQO、1/01 与 ADQKWP# 与 ADQ2.H0LD# 与ADQ3分别相连。进ー步，所述SPI NOR FLASH为四通道SPI NOR FLASH，其四个输入输出管脚分别为1/00、1/01、1/02和1/03 ;并行PSRAM的最低四个比特位的地址输入和数据输入输出管脚分别为 ADQ0、ADQ1、ADQ2、ADQ3 ;其中，1/00 与 ADQ0、1/01 与 ADQ1、1/02 与 ADQ2、1/03 与ADQ3分别相连。进一歩，SPI NOR FLASH和并行PSRAM垂直叠封为所述存储芯片；或，SPI NOR FLASH和并行PSRAM并列封装为所述存储芯片。进一歩，该存储芯片为细间距球栅阵列52球封装FBGA-52芯片或细间距球栅阵列48球封装FBGA-48芯片。本专利技术还提供了一种应用上述的存储芯片的嵌入式设备，该嵌入式设备包括处理芯片和存储芯片；所述存储芯片为权利要求I所述的封装的存储芯片；所述处理芯片包括片选管脚、时钟输出管脚CLK和四个以上的输入输出管脚；所述SPI NOR FLASH和所述并行PSRAM还有各自的片选使能管脚；所述处理芯片的片选管脚与所述SPI NOR FLASH的片选使能管脚、所述并行PSRAM的片选使能管脚均相连；所述CLK1、CLK2相连所形成的所述存储芯片的时钟输入管脚与CLK相连；所述SPI NOR FLASH的四个输入输出管脚与并行PSRAM的任意四个地址输入和数据输入输出管脚分别相连，所形成的所述存储芯片的四个输入输出管脚分别与所述处理芯片的输入输出管脚中的任意四个相连。进一歩，SPI NOR FLASH的四个输入输出管脚与并行PSRAM的最低四个比特位的地址输入和数据输入输出管脚分别相连，所形成的所述存储芯片的四个输入输出管脚分别与所述处理芯片的最低四个比特位的输入输出管脚相连。进一歩，SPI NOR FLASH和并行PSRAM垂直叠封为所述存储芯片；或，SPI NOR FLASH和并行PSRAM并列封装为所述存储芯片。附图说明图I为本专利技术提供的封装的存储芯片的结构图；图2为本专利技术提供的各种SPI NOR FLASH与并行PSRAM封装而成的存储芯片的实施例的结构图；图3为本专利技术提供的64M比特的SPI NOR FLASH和32M比特的并行PSRAM封装而成的FBGA-52芯片的封装结构图；图4为本专利技术提供的嵌入式设备的结构图。具体实施例方式以下结合附图对本专利技术的原理和特征进行描述，所举实例只用于解释本专利技术，并 非用于限定本专利技术的范围。图I为本专利技术提供的封装的存储芯片的结构图。如图I所示，该存储芯片包括封装起来的串行非易失闪存(SPI NOR FLASH)和并行假静态随机存储器(PSRAM) ；SPI NORFLASH包括时钟输入管脚(CLKl)和四个本文档来自技高网...

【技术保护点】
一种封装的存储芯片，其特征在于，该芯片包括：封装的串行非易失闪存SPI？NOR？FLASH和并行假静态随机存储器PSRAM；SPI？NOR？FLASH包括时钟输入管脚CLK1和四个输入输出管脚；并行PSRAM包括时钟输入管脚CLK2、四个以上的地址输入和数据输入输出管脚；其中，SPI？NOR？FLASH的四个输入输出管脚与并行PSRAM的任意四个地址输入和数据输入输出管脚分别相连，CLK1与CLK2相连。

【技术特征摘要】

【专利技术属性】
技术研发人员：龙钢，
申请(专利权)人：北京兆易创新科技有限公司，
类型：发明
国别省市：