SRAM多路复用装置制造方法及图纸

一种SRAM多路复用装置包括多个局部多路复用器和一个全局多路复用器。每个局部多路复用器都与内存组相连接。全局多路复用器具有多个输入端，每个都与多个局部多路复用器的对应的输出端连接。响应于经过解码的地址，在读操作期间，局部多路复用器的输入被传送至全局多路复用器的对应的输入端。类似地，经过解码的地址使得全局多路复用器能够通过缓冲器将输入信号传送至数据输出端口。

【技术实现步骤摘要】

本专利技术涉及半导体领域，更具体地，本专利技术涉及一种SRAM多路复用装置。
技术介绍
诸如笔记本电脑的现代电子设备包括用于存储信息的多种存储器。存储器电路包括两个主类别。一种是易失性存储器；另一种是非易失性存储器。易失性存储器包括随机存储器(RAM)，随机存储器可以进一步分成两个子类别，静态随机存储器(SRAM)和动态随机存储器(DRAM)。SRAM和DRAM两者都是易失性的，这是因为在断电时它们都将丢失信息。然而，非易失性存储器可以长期地保持数据存储在其中，除非该非易失性存储器被充电(exposed to an electrical charge)。非易失性存储器包括多种子类别，比如，电可擦除可编程只读存储器(EEPROM)和闪存。 SRAM单元可以包括不同数量的晶体管。根据SRAM单元中的晶体管的总数，可以将SRAM单元称为六晶体管^-T)SRAM、八晶体管(8_T) SRAM等等。SRAM单元被成行和成列地布置。在读操作和写操作过程中通过选择SRAM的行和列来选择SRAM单元。通过二进制码来确定将要被选出的行和列。例如，64Kb的存储器芯片可以包括控制写操作和读操作的16位二进制码。更具体地，16位二进制码被分成两个单独的8位二进制码来分别选择行和列。64Kb的存储器芯片可以进一步包括行解码器和列解码器。响应于8位码，行解码器能够产生28个，也就是256个输出。类似地，列解码器能够产生另外的28个输出。通过实现行解码器的输出和列解码器的输出，可以从具有256行和256列的存储器单元矩阵中选择出SRAM单元。在读操作中，探测存储在存储器单元中的逻辑状态的访问时间是存储器电路的关键性能指数。由于与位线连接的多个存储器单元产生了较大电容，因此，主要的延迟可能由位线感应产生。为了减小与位线感应相关的延迟，现代的存储器电路可以将位线分成两个组，即，局部位线和全局位线。因此，由于与没有进行位线区分的存储器电路的位线电容相比，局部位线的电容变小了，因此该局部位线可以进行快速读操作。
技术实现思路
为了解决现有技术中所存在的问题，根据本专利技术的一个方面，提供了一种装置，包括第一级多路复用器，包括多个输入端，与多条局部位线相连接；控制输入端，与由经过解码的地址获得的第一控制信号相连接；以及多个输出端，以及第二级多路复用器，包括多个输入端，每个都与所述第一级多路复用器的对应输出端相连接；控制输入端，与由所述经过解码的地址获得的第二控制信号相连接；以及输出端，与缓冲器相连接。在该装置中，进一步包括内存组，包括第一组存储器单元，被布置成列，其中，每列都与第一局部位线相连接；第二组存储器单元，被布置成列，其中，每列都与第二局部位线相连接；以及读出放大器，具有与所述第一局部位线和所述第二局部位线相连接的输入端。在该装置中，所述读出放大器是NAND门。在该装置中，所述第一级多路复用器包括多个逻辑电路，每个都包括第一 NMOS晶体管，具有与对应读出放大器的输出端相连接的栅极、接地的源极以及与所述第二级多路复用器的对应输入端相连接的漏极；第二 NMOS晶体管，具有与所述第一控制信号相连接的栅极、接地的源极以及与所述第一NMOS晶体管的栅极相连接的漏极；以及第一PMOS晶体管，具有与所述第一控制信号相连接的栅极、与电压电势相连接的源极以及与所述读出放大器相连接的漏极。在该装置中，所述第二级多路复用器包括多个逻辑电路，每个都包括第二 PMOS晶体管，具有与所述第一级多路复用器的对应输出端相连接的栅极、与电压电势相连接的源极以及与所述缓冲器相连接的漏极；第三NMOS晶体管，具有与所述第二控制信号相连接的栅极以及与所述第二PMOS晶体管的漏极相连接的漏极；第四NMOS晶体管，具有与所述第 二PMOS晶体管的栅极相连接的栅极、与所述第三NMOS晶体管的源极相连接的漏极以及接地的源极；以及第三PMOS晶体管，具有与所述第三NMOS晶体管的栅极相连接的栅极、与所述电压电势相连接的源极以及与所述第二 PMOS晶体管的栅极相连接的漏极。在该装置中，所述第二控制信号与所述第一控制信号反相。在该装置中，所述缓冲器包括反相器，连接在所述第二级多路复用器的输出端和数据输出端口之间；以及总线保持器，与所述第二级多路复用器的输出端相连接。根据本专利技术的另一方面，提供了一种系统，包括多个第一级多路复用器，每个都与内存组相连接，其中，每个第一级多路复用器都接收由经过解码的地址获得的第一控制信号；第二级多路复用器，与所述多个第一级多路复用器相连接，其中，所述第二级多路复用器接收由所述经过解码的地址获得的第二控制信号；以及缓冲器，被配置为从所述第二级多路复用器接收输入，并且在数据输出端口处生成输出。在该系统中，所述第一级多路复用器包括多个逻辑电路，每个都与局部位线相连接，其中，在读操作期间，响应于所述第一控制信号激活一个逻辑电路。在该系统中，所述第二级多路复用器包括多个逻辑电路，每个都与所述多个第一级多路复用器的对应输出端相连接，其中，在读操作期间，响应于所述第二控制信号激活一个逻辑电路。在该系统中，所述第二控制信号与所述第一控制信号反相。在该系统中，所述经过解码的地址包括二进制码，其中，在读操作期间，所述二进制码中只有一位具有逻辑状态转换。在该系统中，所述内存组包括第一组存储器单元，被布置成列，其中，每列都与第一局部位线相连接；第二组存储器单元，被布置成列，其中，每列都与第二局部位线相连接；以及读出放大器，具有与所述第一局部位线和所述第二局部位线相连接的输入端。在该系统中,所述读出放大器是NAND门。根据本专利技术的又一方面，提供了一种方法，包括在读操作期间，接收经过解码的地址；基于所述经过解码的地址，通过从多个存储器单元中选择出一个存储器单元作为输出来实施第一多路复用操作；以及基于所述经过解码的地址，通过选择出与所述第一多路复用操作处所选择出的输入相对应的输入来实施第二多路复用操作。在该方法中，进一步包括由所述经过解码的地址获得第一控制信号；基于所述第一控制信号激活第一多路复用器的输入；通过将所述第一控制信号反相来生成第二控制信号；以及基于所述第二控制信号激活第二多路复用器的输入。在该方法中，进一步包括从第一局部位线接收第一数据信号，所述第一局部位线与内存组的第一存储器簇相连接；以及从第二局部位线接收第二数据信号，所述第二局部位线与所述内存组的第二存储器簇相连接。在该方法中，进一步包括对所述第一数据信号和所述第二数据信号实施NAND操作。在该方法中，进一步包括在第二级多路复用器的输出端处生成输出数据信号；以及通过缓冲器将所述输出数据信号传送至数据输出端口。在该方法中，进一步包括在所述读操作期间，激活多个内存组中的一个内存组。附图说明 为了更全面地理解本专利技术及其优势，现参考下面结合附图的说明，其中图I示出根据实施例的包括两级多路复用装置的存储器电路；图2详细地示出了图I所示出的局部输入/输出(I/O)多路复用器、全局I/O多路复用器以及缓冲器的示意图；以及图3示出了两级多路复用装置和通过多个内存组形成的存储器电路的示意图；除非另有说明，不同附图中的对应标号和标识通常指的是对应部分。为了清楚地示出各个实施例的相关方面而绘制附图，并且不必按照比例进行绘制。具体实施例方式本文档来自技高网...

【技术保护点】
一种装置，包括：第一级多路复用器，包括：多个输入端，与多条局部位线相连接；控制输入端，与由经过解码的地址获得的第一控制信号相连接；以及多个输出端，以及第二级多路复用器，包括：多个输入端，每个都与所述第一级多路复用器的对应输出端相连接；控制输入端，与由所述经过解码的地址获得的第二控制信号相连接；以及输出端，与缓冲器相连接。

【技术特征摘要】
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【专利技术属性】
技术研发人员：陈彝梓，谢维哲，赖蔡兴，许铃芳，谢豪泰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：