半导体装置的制造方法及半导体装置制造方法及图纸

本发明专利技术涉及半导体装置的制造方法及半导体装置，提供一种半导体装置的制造方法，抑制搭载半导体芯片的基板的结晶缺陷，并且缩短制造时间。在本实施方式的半导体装置（101）（其制造方法）中，经过如下工序之后，在该状态下在第二绝缘膜（16）上形成布线结构（26）：在基板（例如第一半导体芯片（10））上形成第一绝缘膜（14）的工序，在第一绝缘膜（14）形成开口部（14B）的工序，在第一绝缘膜（14）的开口部内搭载第二半导体芯片（12）的工序，以及跨越在第二半导体芯片（12）上和第一绝缘膜（14）上形成第二绝缘膜（16）的工序。

【技术实现步骤摘要】

本专利技术涉及半导体装置的制造方法及半导体装置。
技术介绍
历来，例如被称为多片式WCSP (Wafer Level Chip Size Package,晶片级芯片尺寸封装件)等的半导体装置是在基板固定半导体芯片后形成布线结构来制作的。作为半导体芯片对该基板的固定方法，已知通过薄膜(film)粘贴并固定半导体芯片的方法(参照专利文献Γ3等)。此外，作为其它的固定方法，也已知在对基板进行蚀刻之后，通过薄膜粘贴并固定 半导体芯片的方法(参照专利文献4等)。专利文献 专利文献I :日本特开2007-103714号公报； 专利文献2 :日本特开2007-103715号公报； 专利文献3 :日本特开2007-103716号公报； 专利文献4 :日本特开2004-186497号公报。可是，在现有的半导体芯片的固定方法中，现状是因为通过薄膜的粘贴来将半导体芯片固定在基板，所以需要长时间的热处理，此外需要对每个半导体芯片粘合薄膜，招致制造时间的巨大的增加。此外，在将半导体芯片固定在基板时，当对基板施加蚀刻时制造时间进一步增加，并且招致基板的结晶缺陷的可能性变高。
技术实现思路
因此，本专利技术的课题在于提供一种半导体装置的制造方法，抑制搭载半导体芯片的基板的结晶缺陷，并且缩短了制造时间。此外，本专利技术的课题在于提供一种半导体装置，抑制了搭载半导体芯片的基板的结晶缺陷。上述课题通过以下的方案来解决。即， 本专利技术的半导体装置的制造方法至少具有 在基板上形成第一绝缘膜的工序； 在所述第一绝缘膜形成开口部的工序； 在所述第一绝缘膜的所述开口部内搭载半导体芯片的工序； 跨越在所述半导体芯片上和所述第一绝缘膜上，形成第二绝缘膜的工序；以及 在所述第二绝缘膜上形成与所述半导体芯片电连接的布线结构的工序。本专利技术的半导体装置至少具备 基板； 第一绝缘膜，设置在所述基板上，具有开口部；半导体芯片，搭载在所述第一绝缘膜的所述开口部内； 第二绝缘膜，跨越在所述半导体芯片上和所述第一绝缘膜上而设置；以及 布线结构，设置在所述第二绝缘膜上，与所述半导体芯片电连接。根据本专利技术，能够提供一种半导体装置的制造方法，抑制搭载半导体芯片的基板的结晶缺陷，并且缩短了制造时间。根据本专利技术，能够提供一种半导体装置，抑制了搭载半导体芯片的基板的结晶缺陷。附图说明图I是表示本实施方式的半导体装置的概略剖面图。图2是表示本实施方式的半导体装置的制造方法的工序图。图3是表示本实施方式的半导体装置的制造方法的工序图。图4是表示在本实施方式的半导体装置中，在第一绝缘膜的开口部内搭载有半导体芯片的样子的平面图。图5是表示在本实施方式的半导体装置的制造方法中，进行用于形成布线的电镀处理的样子的示意图。图6是表示另一本实施方式的半导体装置的概略剖面图。具体实施例方式以下，针对作为本专利技术的一例的实施方式，一边参照附图一边进行说明。图I是表示本实施方式的半导体装置的概略剖面图。本实施方式的半导体装置101例如如图I所示，具备第一半导体芯片10、以及在第一半导体芯片10上搭载的第二半导体芯片12。在第一半导体芯片10中例如设置有集成电路(未图示)，与其电连接的焊盘电极IOA设置于主面。而且，在第一半导体芯片10的主面，例如以露出焊盘电极IOA的方式设置有保护膜(未图示)。在第二半导体芯片12中也同样地，例如设置有集成电路(未图示)，与其电连接的焊盘电极12A设置于主面。而且，在第二半导体芯片12的主面，例如以露出焊盘电极12A的方式设置有保护膜(未图示)。而且，本实施方式的半导体装置101具备第一半导体芯片10，在第一半导体芯片10上设置的具有开口部14B的第一绝缘膜14，在第一绝缘膜14的开口部14B内搭载的第二半导体芯片12，以及跨越在第二半导体芯片12上和第一绝缘膜14上而设置的第二绝缘膜16。第一绝缘膜14的开口部14B被设置成其开口的大小比搭载的第二半导体芯片12的芯片尺寸大。而且，第二绝缘膜16以埋入到构成第一绝缘膜14的开口部14B的壁面和第二半导体芯片12的侧面的间隙中的方式而设置。在第二绝缘膜16上，具备与第一半导体芯片10和第二半导体芯片12电连接的布线结构26。布线结构26具有通过设置在第一绝缘膜14及第二绝缘膜16的接触孔14A与第一半导体芯片10的焊盘电极IOA电连接的布线18A，以及在布线18A的一部分上设置的与布线18A的一部分电连接的柱(post)电极20A。此外，布线结构26具有通过设置在第二绝缘膜16的接触孔16A与第二半导体芯片12的焊盘电极12A电连接的布线18B，以及在布线18B的一部分上设置的与布线18B的一部分电连接的柱电极20B。而且，布线18A及布线18B介于第二绝缘膜16和层间绝缘膜22之间而设置。柱电极20A及柱电极20B以被层间绝缘膜22覆盖，并且顶面从层间绝缘膜22露出的方式而设置。在布线结构26 (其布线)设置有电连接的外部连接端子24A及外部连接端子24B。具体地，外部连接端子24A例如设置在布线结构26的柱电极20A的顶面上。由此，谋求外部连接端子24A通过布线结构26的布线18A及柱电极20A，与第一半导体芯片10的焊盘电极IOA电连接。另一方面，外部连接端子24B例如设置在布线结构26的柱电极20B的顶面上。由此，谋求外部连接端子24B通过布线结构26的布线18B及柱电极20B，与第二半导体芯片12的焊盘电极12A电连接。以下，针对本实施方式的半导体装置101的细节和本实施方式的半导体装置101的制造方法进行说明。图疒图3是表示本实施方式的半导体装置的制造方法的工序图。在本实施方式的半导体装置101的制造方法中，首先如图2 (A)所示，以通过单片化而成为第一半导体芯片10的方式，准备按多个第一半导体芯片的每一个集成有焊盘电极10A、集成电路等的晶片10B。接着，如图2 (B)所示，在晶片IOB上形成第一绝缘膜14。具体地，例如根据第一绝缘膜14的材料种类，利用旋涂(spin coat)法、印刷法、CVD (化学气相生长)法、溅射法等在晶片IOB上形成第一绝缘膜14。作为第一绝缘膜14，可以是树脂膜(例如聚酰亚胺树脂、有机硅改性聚酰亚胺树月旨、环氧树脂、BCB树脂、PBO树脂等)、无机膜(例如硅氧化膜、硅氮化膜)的任一种，但从成膜容易性、加工性(开口形成容易性)的观点出发，优选是感光性的树脂膜。特别是从通用性、加工性的观点出发，作为第一绝缘膜14优选是聚酰亚胺树脂膜(特别是感光性的聚酰亚胺树脂膜)。第一绝缘膜14可以形成为与第二半导体芯片12的厚度同等，也可以形成为比第二半导体芯片12薄或厚。在本实施方式中，示出以与第二半导体芯片12的厚度同等的厚度来形成第一绝缘膜14的方式。再有，从第二半导体芯片12的操作性(后述的在第一绝缘膜14的开口部14B内搭载第二半导体芯片12时的搬送性)的观点出发，优选第一绝缘膜14比第二半导体芯片12形成得薄。接着，如图2 (C)所示，在第一绝缘膜14形成开口部14B。具体地,例如根据第一绝缘膜14的材料种类,利用光刻(lithography)法、干法蚀刻法，在第一绝缘膜14形成开口部14B。 开口部14B例如以与第二半导体芯片12相同形状(从第二半导体芯片本文档来自技高网...

【技术保护点】
一种半导体装置的制造方法，其中，至少具有：在基板上形成第一绝缘膜的工序；在所述第一绝缘膜形成开口部的工序；在所述第一绝缘膜的所述开口部内搭载半导体芯片的工序；跨越在所述半导体芯片上和所述第一绝缘膜上，形成第二绝缘膜的工序；以及在所述第二绝缘膜上形成与所述半导体芯片电连接的布线结构的工序。

【技术特征摘要】
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【专利技术属性】
技术研发人员：齐藤弘和，
申请(专利权)人：拉碧斯半导体株式会社，
类型：发明
国别省市：