在复杂的半导体装置中，铜金属线位于其顶接口之电子迁移表现，可藉由形成局布限制于该接口之一铜合金来强化。为此，一种合适的合金形成成分，例如铝，可于非屏蔽沉积处理之基础上提供，而可接着以一非屏蔽蚀刻处理移除，其中该生成合金之特性，可于中间的热处理中调整。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术关于微结构，例如高等集成电路，特别指如铜基金属线之导电结构的形成，具有电子迁移之强化效果。
技术介绍
现代微结构的制造(例如集成电路)有逐渐降低微结构尺寸的趋势，因此强化了该些结构之功能。例如，于现代集成电路，例如晶体管信道长度之尺寸微缩化，已达到次微米范围，因此藉由速度、功耗、多功能来增加该些电路之效能。随着新世代电路单独电路尺寸之缩小，因此改进了例如晶体管组件之开关速度，电性连接单独电路组件之互联线之底面积也缩小。因此，随着互连增加之速度快于电路组件，该些互联线之尺寸减少以补偿底面积之减少以及单位芯片面积电路组件之增加。因此，通常提供复数堆栈“线路”层(也称作金属化层)，其中单一金属层之个别金属线，藉由通孔连接至上覆或下覆之金属化层。尽管复数金属化层的提供，减少了互联线的尺寸，对于具有极大复杂度如现代中央处理器(CPUs)、图像处理器(GPU)、记忆芯片、特定应用集成电路(ASIC)之类是必要的。该减少之互连结构截面积，加上极小尺寸晶体管组件之静功耗之增加，造成金属线中，可能随新一代电子装置增加之可观的电流密度。高等集成电路包含具有临界尺寸0. 05um或更小之晶体管组件，因此通常单一互连结构内以至每平方公分数千安培之大电流密度操作，尽管因为单位面积具有大量电路组件，提供有大量金属化层。上升电流密度之互连结构操作，然而，会造成一些关于应力诱发之线劣化问题，导致集成电路之早期故障。此方面之一显着现象为于金属线或通孔内电流引致之材料传输，也称作“电子迁移”。电子迁移起因于电子之动量转移至离子核心，造成至离子核心之净动量转移于电子流动方向。特别在高电流密度，原子之大幅集体运动或导引扩散可能发生在互连金属内，其中扩散途径之出现对动量转移造成的物质位移量有巨大的影响。因此，电子转移可能导致内部空洞、邻于金属互连之小突块形成，因此造成该装置之效能、可靠度降低或完全故障。例如，嵌入二氧化硅及/或氮化硅之铝线常用作金属化层之金属，其中，如上所述，高等集成电路具有临界尺寸0. Ium或更小，需要大幅减少该金属线之截面积，因此，增加电流密度会使得铝较不使用于金属化层。因此，铝被铜或铜合金取代，铜具有远低于铝的电阻、相对于铝也增加了对高电流密度时电子迁移之抵抗。将铜材质引入微结构与集成电路之制造，带来一些因铜本身性质所衍生之问题如二氧化硅以及复数低介电常数之介电材料，通常与铜合并使用以减少复合金属化层内的寄生电容。为提供必须的附着以避免不需要之铜原子扩散至敏感装置区。即因此通常需要提供一位障层，介于该铜与该介电材料之间，供铜基互连结构嵌入。虽然氮化娃是一种有效防止该铜原子扩散之介电材料，较不倾向选择氮化娃作为夹层之介电材料，因为氮化硅具有适度高的介电常数，因此增加相邻铜线的寄生电容，造成无法接受的信号传输延迟。因此，赋予该铜所需的机械安定性之一薄导电位障层，形成以分离铜突块与周围之介电材料，因此减少进入该介电材料之铜扩散以及减少不需要之物种如氧、氟之类进入该铜。此外，该导电位障层可以铜形成高稳定度接口，因此降低接口上明显之材料扩散之发生机率，为电流导致材料扩散之临界区。现行钽、钛、钨以及与氮、硅之类的化合物，较常选用为导电位障层之材料，其中该位障层可包含不同组成之二或多个子层，以满足抑制扩散与附着性质之需求。另一种铜之性质，与铝有极大区别，在于铜不能藉由化学或物理蒸气沉积之技术大量预沉积，加上铜无法藉由非等向性干蚀刻处理有效图案化，因此需要称为“嵌金”或“嵌花”之技术作为处理手法。于嵌金处理，首先形成一介电层，将其图案化以包含凹沟及/或通孔，依序以铜填入之。其中如前述，在填入铜之前，一导电位障层形成于该沟与通孔之边壁上。于该沟与通孔之铜突块沉积以例如电镀或无电镀之湿化学沉积处理生成，因此通孔需要长宽比5以上、直径0.3um以下以及该沟之宽度为0. Ium到数um之可靠填充物。铜之电化学沉积处理在电子电路板制造为既有技术。然而，半导 体内之金属区之尺寸，该高长宽比之无空隙填补，为极复杂、具挑战性之工作，其中最后形成之铜基互连结构，其特性与处理参数高度相关，例如材料与结构的几何形状。因为该互连结构之几何形状，几乎取决于设计需求，因此，不会大幅更改已知之微结构，评估、控制材料的选取造成的影响便显得很重要，例如铜微结构之导电位障层以及不导电位障层，及其互连结构特性之交互作用，确保高产量、高品质。特别是，辨识、监控以及减少不同组态之互连结构劣化、失能，以保持各新世代装置之可靠度。因此，已有许多关于铜质互连劣化的研究，特别是与介电常数3. I以下之低介电常数之介电材料之结合，以找寻具低整体介电常数铜基线、通孔之新材料形成与处理方法。虽然铜线中电子迁移之实际机制还不甚明朗，发现位于侧壁上的、特别是位于邻接材料接口之空洞，对最后达成之效能以及互连结构之可靠度，具有重大之影响。—种失效机制，电子迁移引致材料传输，据信造成早期装置失效，特别是沿着介于该铜与其上覆之金属化层间形成之接口。例如，一介电盖层可形成于该铜线表面，以维持铜的整体性。此外，该介电盖层常可作为形成介电夹层通孔时的蚀刻停止层。常用的材料为，例如，氮化硅与含氮之碳化硅，在通常使用之介电夹层材料，例如低介电常数之介电材料中，展现适度高之蚀刻选择性，也抑制铜对于该夹层介电之扩散。近来研究显示，虽然形成于该铜与该介电盖层间之接口，为该金属互连作用时，材料传输之主要扩散信道。因此，为加强该铜与具有能容纳该铜、维持其整体性之该盖层间的接口特性，有许多替代品被开发出来。例如，已有提出选择性供给导电材料于该含铜区之顶，显示出优越的电子迁移特性而不过份减少其对应金属线之整体电阻。例如，一种钴/钨/磷(CoWP)之化合物，已证实为该导电盖层之潜力材料，可大幅降低对应金属线之电子迁移效应。在其它例中，其它合适之金属材料或合金，可用于形成一导电盖层于该显露铜表面。该些金属材料通常以电化学沉积方式形成，例如无电沉积，因此需要对于对应之沉积处理具有高选择性，以免过分修改周围介电材料之特性。例如，若选择性降低，可能因为与用来形成该显露铜表面上该导电盖层之电解液之接触，造成漏电流之增加以及对应金属化层之早期介电崩溃。在另一例，可能需要使用高复杂度附加清洁处理，以移除前述盖材料之无电沉积时形成的污染物，因此也导致整体处理的复杂以及该显露介电材料之大幅表面修改。因此，虽然上述方法可能是提供高电子迁移防护，而不过度影响该些铜线之整体导电度，有前景的处理技术，但还需要作很多的研究，以提供合适沉积处理以及附带之沉积后处理，以维持较低之材料修改。在其它传统方法，该显露铜线之表面条件，可以藉由将硅加入该显露铜表面来修改，可能造成硅化铜材料甚或附带其它化合物的生成。然而，任何上述之合并硅之处理技术，可能需要复杂的控制策略，以提供所需之处理均匀度，同时整体阻值会因为该硅化铜之导电度，相对于纯铜材料之大幅减少而增加。在其它传统方法，铜线之强化电子迁移之特性，藉由如铝之类的合金以某种百分比加入该铜来达成。已知特定金属种类如招，可大幅降低铜线内电流引致材料扩散。为此，有发展出使用对应百分比之铜种材料之处理策略，例如，在对应热处理中该铜凸块之电化学沉积后，铝可以“扩散”至该些铜线。因此，根据本方法，该铝本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：F·福伊斯特尔，T·勒茨，A·普鲁士，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：
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