用于半速率时钟数据恢复电路的bang-bang鉴相器制造技术

技术编号:8024217 阅读:437 留言:0更新日期:2012-11-29 06:09
本发明专利技术提供一种始终产生正确配对的判决指示信号的用于半速率时钟数据恢复电路的bang-bang鉴相器,包括采样电路触发模块、判决模块、双沿触发模块以及重新同步触发模块。本发明专利技术在采样电路触发模块和判决模块之间添加了一级重新同步触发模块。该重新同步触发模块的输出配合采样电路触发模块的输出连接到后级电路的输入,从而使得每次判决比较的信号,都在同一时刻输出且有效,从根本上消除了产生错误配对的情况,避免控振荡器的控制电压产生波动。

【技术实现步骤摘要】

本专利技术涉及鉴相器技术。
技术介绍
在高速数据通信中,数据流一般是通过高速串行接口进行传输的。而在高速串行接口中,系统往往只传送数据信号,而不会同时传送时钟信号,因此在接收端,系统需要从数据信号中恢复出时钟信息,并用此恢复出来的时钟信号完成后续所有系统的同步操作,这就是时钟数据恢复(Clock and Data Recovery,⑶R)电路的基本功能。随着数据流速 度的不断提高,例如高于lOGbit/s时,接收端很难设计出产生如此高频信号的压控振荡器(Voltage Control Oscillator,VC0),并同时满足苛刻的时钟抖动指标。因此,半速率时钟数据恢复电路能很好地满足系统指标,并且其产生的时钟频率只有原来的一半,大大降低了压控振荡器的设计难度。对于半速率时钟数据恢复电路而言,半速率鉴相器设计是一个重点和难点,因此本专利技术提出了一种半速率bang-bang鉴相器电路,以满足数据速率不断提闻的闻速系统。关于半速率鉴相器设计,A. Rezayee和K. Martin在2003年的欧洲固态电路年会中公开了论文“使用三态鉴相器和双环结构的9-16千兆/秒的时钟数据恢复电路”(A9-16Gb/s Clock and Data Recovery Circuit with Three-state Phase Detector and Dual-pathLoop Architecture, 2003, European Solid-State Circuits Conference ESSCIRC),其中提出了一种用于半速率时钟数据恢复电路中的bang-bang鉴相器结构,如图I所示,其包含了四个D触发器IOf 104,四个XOR异或门111 114,以及两个MUX多路复用器121和122,其中时钟脉冲clkO,clk90, clkl80和clk270来自一个产生四路正交差分信号的压控振荡器输出。当如图I所示的系统需要传输非常高的数据率O 10Gbit/S),数据信号data经过触发器和异或门产生的总延迟大于T/4 (T为clkO和clk90的周期)时,该电路就会产生很大的毛刺,使压控振荡器的控制电压产生波动,恶化系统的时钟抖动指标。并且当使能判决指示信号Upl端产生数据沿超前于时钟沿的指示信号(UP信号)时,在此期间判决指示信号Dn2端和判决指示信号Dnl端都被使能一次产生数据沿滞后于时钟沿的指示信号(DN信号),这就意味着判决指示信号Upl本应该配对判决指示信号Dnl产生正确的指示信号UP和DN,但是有一段时间内,Upl配对Dn2产生了错误的判决指示信号。同理Up2也会分别配对Dnl和Dn2信号,产生一段时间的错误判决指示信号。虽然在一个完整的时钟周期内,这种错误配对的平均效果会相互抵消,但是在每个小的时间段内,即其瞬态效果,同样会使压控振荡器的控制电压产生波动,恶化系统的时钟抖动指标。为了解决上述论文中的电路中产生毛刺的问题,在美国专利US2010/7795926B2中,Y. Tseng和W. Hsiung将上述论文中的两个MUX多路复用器替换为两个双沿触发器221和222,从而消除了纯组合逻辑电路产生的毛刺。如图2所示。其中四个D触发器20广204和四个XOR异或门21Γ214的作用跟图I中的四个D触发器10Γ104和四个XOR异或门Ilf 114的作用完全相同。但是,时钟脉冲clkO上升沿到来后,判决指示信号Upl使能输出UP信号,但此时clk90的上升沿还没有到来,因此DN输出的是Dn2信号,产生了错误的配对信号。当clk90的上升沿到来后,DN才被重新更新为Dnl信号,产生了正确的配对信号。同理Up2也会分别配对Dnl和Dn2信号,产生一段时间的错误判决指示信号。其瞬态效果同样会使压控振荡器的控制电压产生波动,恶化系统的时钟抖动指标。
技术实现思路
本专利技术所要解决的技术问题是,提供一种始终产生正确配对的判决指示信号的用于半速率时钟数据恢复电路的bang-bang鉴相器。本专利技术为解决上述技术问题所采用的技术方案是,用于半速率时钟数据恢复电路的bang-bang鉴相器,包括采样电路触发模块、判决模块、双沿触发模块; 采样电路触发模块分别在四路互为正交的时钟脉冲clkO、clk90、clkl80、clk270的控制下对输入数据进行采样,分别输出时钟脉冲clkO下的采样数据、时钟脉冲clk90下的采样数据、时钟脉冲clkl80下的采样数据、时钟脉冲clk270下的采样数据;所述时钟脉冲clk90的上升沿相对于时钟脉冲clkO延迟T/4到来,所述时钟脉冲clkl80的上升沿相对于时钟脉冲clk90延迟T/4到来,所述时钟脉冲clk270的上升沿相对于时钟脉冲clkl80延迟T/4到来,T为时钟脉冲clkO、clk90、clkl80、clk270的周期;其特征在于,还包括重新同步触发模块,在时钟脉冲clklSO控制下将采样电路触发模块输出的时钟脉冲clkO下的采样数据、时钟脉冲clk90下的采样数据进行同步输出,在时钟脉冲clkO控制下将采样电路触发模块输出的时钟脉冲clkl80下的采样数据、时钟脉冲clk270下的采样数据进行同步输出;判决模块将经重新同步触发模块处理后的时钟脉冲ClkO下的采样数据与时钟脉冲clk90下的采样数据进行异或,将经重新同步触发模块处理后的时钟脉冲clk90下的采样数据与采样电路触发模块直接输出的时钟脉冲clklSO下的采样数据进行异或,将经重新同步触发模块处理后的时钟脉冲clklSO下的采样数据与时钟脉冲clk270下的采样数据进行异或,将来自重新同步触发模块的时钟脉冲clk270下的采样数据与来自采样电路触发模块时钟脉冲clkO下的采样数据进行异或,分别得到判决指示信号Upl、Up2、Dnl、Dn2 ;双沿触发模块接收判决指示信号Upl、Up2使能双沿触发模块输出UP信号,判决指示信号Dnl、Dn2使能双沿触发模块输出DN信号;在时钟脉冲clk270控制下双沿触发模块接收判决指示信号Upl、判决指示信号Dnl使能双沿触发模块同步输出匹配UP信号与DN信号,在时钟脉冲clk90控制下双沿触发模块接收判决指示信号Up2、判决指示信号Dn2使能双沿触发模块同步输出匹配的UP信号与DN信号。本专利技术在采样电路触发模块和判决模块之间添加了一级重新同步触发模块。该重新同步触发模块的输出配合采样电路触发模块的输出连接到后级电路的输入,从而使得每次判决比较的信号,都在同一时刻输出且有效。即,重新同步触发模块在时钟脉冲clklSO的控制下,使得异或模块同步接收到经重新同步触发模块处理后的的时钟脉冲clkO下的采样数据以及时钟脉冲clk90下的采样数据、经重新同步触发模块处理后的时钟脉冲clk90下的采样数据以及直接来自于采样电路触发模块输出的时钟脉冲clkl80下的采样数据;在时钟脉冲clkO的控制下,使得异或模块同步接收到将经重新同步触发模块处理后的时钟脉冲clklSO下的采样数据与时钟脉冲clk270下的采样数据,来自重新同步触发模块的时钟脉冲clk270下的采样数据与采样电路触发模块直接输出的时钟脉冲clkO下的采样数据。由于每个完整的时钟周期内(半速率时钟周期即等于数据周本文档来自技高网
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【技术保护点】
用于半速率时钟数据恢复电路的bang?bang鉴相器,包括采样电路触发模块、判决模块、双沿触发模块;采样电路触发模块分别在四路互为正交的时钟脉冲clk0、clk90、clk180、clk270的控制下对输入数据进行采样,分别输出时钟脉冲clk0下的采样数据、时钟脉冲clk90下的采样数据、时钟脉冲clk180下的采样数据、时钟脉冲clk270下的采样数据;所述时钟脉冲clk90的上升沿相对于时钟脉冲clk0延迟T/4到来,所述时钟脉冲clk180的上升沿相对于时钟脉冲clk90延迟T/4到来,所述时钟脉冲clk270的上升沿相对于时钟脉冲clk180延迟T/4到来,T为时钟脉冲clk0、clk90、clk180、clk270的周期;其特征在于,还包括重新同步触发模块,在时钟脉冲clk180控制下将采样电路触发模块输出的时钟脉冲clk0下的采样数据、时钟脉冲clk90下的采样数据进行同步输出,在时钟脉冲clk0控制下将采样电路触发模块输出的时钟脉冲clk180下的采样数据、时钟脉冲clk270下的采样数据进行同步输出;判决模块将经重新同步触发模块处理后的时钟脉冲clk0下的采样数据与时钟脉冲clk90下的采样数据进行异或,将来自重新同步触发模块的时钟脉冲clk90下的采样数据与采样电路触发模块直接输出的时钟脉冲clk180下的采样数据进行异或,将经重新同步触发模块处理后的时钟脉冲clk180下的采样数据与时钟脉冲clk270下的采样数据进行异或,将来自重新同步触发模块的时钟脉冲clk270下的采样数据与来自采样电路触发模块的时钟脉冲clk0下的采样数据进行异或,分别得到判决指示信号Up1、Up2、Dn1、Dn2;双沿触发模块接收判决指示信号Up1、Up2使能双沿触发模块输出UP信号,判决指示信号Dn1、Dn2使能双沿触发模块输出DN信号;在时钟脉冲clk270控制下双沿触发模块接收判决指示信号Up1、判决指示信号Dn1使能双沿触发模块同步输出匹配UP信号与DN信号,在时钟脉冲clk90控制下双沿触发模块接收判决指示信号Up2、判决指示信号Dn2使能双沿触发模块同步输出匹配UP信号与DN信号。...

【技术特征摘要】

【专利技术属性】
技术研发人员:张军娄佳宁高园林易勇军郑侃刘辉华李磊周婉婷
申请(专利权)人:电子科技大学
类型:发明
国别省市:

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