测试系统技术方案

一种测试系统，包含：一内建自测电路，用以产生一第一信号；一储存装置，用以储存该第一信号以形成一第二信号；一第一逻辑电路，用以产生一第三信号；一第二逻辑电路；一寄存器；以及一旁通电路；其中于一第一模式时，该内建自测电路传送该第一信号至该储存装置，且该储存装置输出该第二信号至该寄存器进行寄存后，该寄存器将寄存的该第二信号传送至该内建自测电路以进行对该储存装置的测试；于一第二模式时，该第一逻辑电路传送一第三信号至该寄存器进行寄存后，该寄存器将寄存的该第三信号传送至该第二逻辑电路。

【技术实现步骤摘要】

本专利技术涉及测试系统，特别涉及共用寄存器的测试系统。
技术介绍
传统上，在测试eSRAM(embedded SRAM，内嵌式SRAM)时，会使用一内建自测电路(Built-In Self Test，BIST)，其将数据由内建自测电路输出后，储存至待测试的SRAM并输出SRAM储存过的数据来据以判断SRAM是否有问题。而为了内建自测电路跟存储器之间时序的同步，SRAM的输出端会有一个管线寄存器(pipeline register),此寄存器只在测试SRAM时启动。除了前述SRAM的测试之外，一般还会对电路进行电路功能的测试(或称扫瞄测 试，scan test)，也即将一信号从一逻辑电路传送到另一逻辑电路，来测试信号传送路径和逻辑电路的功能是否有问题。此状态下，为了要隔离SRAM和逻辑电路以增加逻辑电路的可测试范围(test coverage),会增加一旁通电路。此旁通电路具有一寄存器和另一逻辑单元(例如一 XOR门，逻辑门)，但此旁通电路仅在进行电路功能测试时会启动。因此，增加的旁通电路寄存器和管线寄存器，会增加相当多的电路面积。除此之外，有相当多的专利技术被提出来以隔离SRAM和旁通电路。例如专利号US6973631的美国专利中，使用了不同的旁通电路，来隔离SRAM和旁通电路。但此种做法，不仅增加了旁通电路的面积，还须在SRAM外围加入寄存器来增加SRAM的可测试范围。如此更恶化了电路面积增加的问题。此外，专利号US 0204239的美国专利中，使用了多路复用器来切换SRAM的输入，并使用逻辑内建自测电路(logic BIST)测试逻辑电路。然而，逻辑内建自测电路的面积相当大，硬件成本较高，且测试时间较长。纵上所述，已知技术中为了隔离SRAM和逻辑电路的技术手段，都有电路面积过大的问题。
技术实现思路
因此，本专利技术的一目的为提供一种可节省电路面积的测试系统。本专利技术的一实施例披露了一种测试系统，包含一内建自测电路，用以产生一第一信号；一储存装置，耦接至该内建自测电路，用以储存该第一信号以形成一第二信号；一第一逻辑电路，耦接至该储存装置，用以产生一第三信号；一第二逻辑电路，耦接至该储存装置；一寄存器，耦接至该储存装置以及该第二逻辑电路；以及一旁通电路，耦接至该内建自测电路、该第一逻辑电路以及该寄存器；其中在一第一模式时，该内建自测电路传送该第一信号至该储存装置，且该储存装置输出该第二信号至该寄存器进行寄存后，该寄存器将寄存的该第二信号传送至该内建自测电路以进行对该储存装置的测试；在一第二模式时，该第一逻辑电路传送一第三信号至该寄存器进行寄存后，该寄存器将寄存的该第三信号传送至该第二逻辑电路，以对该第一逻辑电路至该第二逻辑电路间信号的传送路径进行测试，或是对该第一逻辑电路和该第二逻辑电路的至少其中之一进行测试。本专利技术的另一实施例披露了一种测试系统，包含一内建自测电路，用以产生一第一信号；一储存装置，耦接至该内建自测电路，用以储存该第一信号以形成一第二信号；一第二逻辑电路，耦接至该储存装置；一寄存器，耦接至该储存装置以及该第二逻辑电路；以及一旁通电路，耦接至该内建自测电路以及该寄存器；其中在一第一模式时，该内建自测电路传送该第一信号至该储存装置，且该储存装置输出该第二信号至该寄存器进行寄存后，该寄存器将寄存的该第二信号传送至该内建自测电路以进行对该储存装置的测试；在一第二模式时，该内建自测电路传送一第四信号经由该旁通电路至该寄存器进行寄存后，该寄存器将寄存的该第四信号传送至该第二逻辑电路，以对该内建自测电路和第二逻辑电路间的信号传送路径进行测试，或是对该内建自测电路和该第二逻辑电路的至少其中之一进行测试。本专利技术的又一实施例提供了一种测试系统，包含一第一路径，用以测试一储存装置；一第二路径，用以对一第一逻辑电路至一第二逻辑电路间的信号的传送路径进行测试，或是对该第一逻辑电路和该第二逻辑电路的至少其中之一进行测试；以及一寄存器，该第一路径和该第二路径共用该寄存器来分别寄存测试时所用的信号。经由前述的实施例，本专利技术可使两个测试模式共用一寄存器，藉此减少电路的面积。而且,包含寄存器的切换电路的结构可随着不同的成本需求和设计需求而变化。附图说明图I示出了根据本专利技术的实施例的测试系统。图2和图3示出了根据本专利技术的实施例的测试系统的较详细结构。主要元件符号说明100测试系统101内建自测电路103第一逻辑电路105 SRAM107旁通电路109第二逻辑电路111切换电路113、115、117、201、205、301、305 多路复用器203寄存器207、211、307、313 第一输入端209、213、309、315 第二输入端215,317'信信号路径315、217 输出端具体实施例方式有关本专利技术的
技术实现思路
、特点与效果，在以下配合参考图式的实施例的说明中，将可清楚的呈现。图I示出了根据本专利技术的实施例的测试系统。如图I所示，测试系统100包含了一内建自测电路101、一第一逻辑电路103、一 SRAM (也可为其他储存装置)105、一旁通电路107、一第二逻辑电路109以及一切换电路111。第一逻辑电路103和SRAM 105之间可设置多个多路复用器113、115以及117用以决定信号传送的路径。须注意的是此例中的多路复用器113、115以及117是分别用以传送数据、控制信号、以及地址，但并不表示根据本专利技术的测试系统必须包含三个或以上的多路复用器。在此实施例中，于内建自测模式时(B卩测试SRAM有没有问题的模式)，内建自测电路101会传送一第一信号DS1至SRAM 105。且SRAM 105输出第一信号DS1储存后形成的一第二信号DS2至寄存器119进行寄存后，寄存器119会将寄存的第二信号传送至内建自测电路101进行对SRAM 105的测试。而在扫瞄测试模式时，第一逻辑电路103传送一第三信号DS3经由旁通电路107至 寄存器119进行寄存后，寄存器119将寄存的第三信号DS3传送至第二逻辑电路109以对第一逻辑电路103至第二逻辑电路109之间的信号传送路径进行测试，或是对第一逻辑电路103或第二逻辑电路109本身进行测试。或者，在扫瞄测试模式时，内建自测电路101会传送一第四信号DS4经由旁通电路107至寄存器119进行寄存后，寄存器119将寄存的第四信号DS4传送至第二逻辑电路109，以对内建自测电路101和第二逻辑电路109间的信号传送路径进行测试，或是对内建自测电路101或第二逻辑电路109本身进行测试。此处所描述的内建自测模式下的测试，其中一种作法为将欲测试的信号(第二信号DS2)传回至内建自测电路101与预存的第一信号DS1作比较，如此便可得知第一信号在储存进SRAM并读出后，是否会有改变，可得知SRAM是否有问题。此动作可由内建自测电路101中的比较器(未示出)来执行。 在此实施例中，利用一切换电路111来于两个模式中切换。切换电路111包含了寄存器119,用以接收第二信号DS2以及第三信号DS3,并于内建自测模式时输出第二信号DS2至内建自测电路101，且于扫瞄测试模式时输出第三信号DS3或第四信号DS4至第二逻辑电路 109。图2和图3示出了根据本专利技术的实施例的测试系统的较详细结构。在图2的实施例本文档来自技高网...

【技术保护点】
一种测试系统，包含：一内建自测电路，用以产生一第一信号；一储存装置，耦接至所述内建自测电路，用以储存所述第一信号以形成一第二信号；一第一逻辑电路，耦接至所述储存装置，用以产生一第三信号；一第二逻辑电路，耦接至所述储存装置；一寄存器，耦接至所述储存装置以及所述第二逻辑电路；以及一旁通电路，耦接至所述内建自测电路、所述第一逻辑电路以及所述寄存器；其中在一第一模式时，所述内建自测电路传送所述第一信号至所述储存装置，且所述储存装置输出所述第二信号至所述寄存器进行寄存后，所述寄存器将寄存的所述第二信号传送至所述内建自测电路以进行对所述储存装置的测试；在一第二模式时，所述第一逻辑电路传送一所述第三信号至所述寄存器进行寄存后，所述寄存器将寄存的所述第三信号传送至所述第二逻辑电路，以对所述第一逻辑电路至所述第二逻辑电路之间信号的传送路径进行测试，或是对所述第一逻辑电路和所述第二逻辑电路的至少其中之一进行测试。

【技术特征摘要】
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【专利技术属性】
技术研发人员：郭硕芬，李日农，巫松洸，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：