SRAM定时单元装置和方法制造方法及图纸

本发明专利技术公开了SRAM定时单元装置和方法，具体公开了用于提供SRAM定时跟踪单元电路。在实施例中，该装置包括：SRAM阵列，该阵列包括成行和成列布置的静态随机存储器单元；多个字线，每个字线都沿着其中一行与存储器单元连接；时钟发生器，用于输出时钟信号；字线发生电路，用于响应于一个时钟信号在多个字线上产生脉冲，并且用于响应于一个时钟信号结束脉冲；跟踪单元，用于按照SRAM跟踪时间接收时钟信号以及向时钟发生电路输出字线脉冲结束信号；其中，跟踪单元进一步包括设置于SRAM阵列中并且串联的SRAM跟踪电路，用于提供指示SRAM跟踪时间的信号。本发明专利技术还公开了用于SRAM定时的方法。

【技术实现步骤摘要】

本专利技术涉及一种SRAM定时单元装置和方法。
技术介绍
对于先进的电子线路、并且尤其是对于在半导体工艺中被制造成集成电路(IC)的电子线路而言，通常要求使用静态RAM (“SRAM”)存储器单元用于存储。最近以来，提供了嵌入式SRAM阵列作为集成电路的一部分，该集成电路包括其他功能，例如，无线电收发器、微处理器、微控制器、处理器、手机电路等，以提供片上系统“SoC”器件。越来越多的SRAM设计作为“核心”(cores)或“宏”(macros)提供，这些设计包括集成电路上的其他功能，例如，专用集成电路(“ASIC”)。 为了正确地确定读取周期所需的访问时间，定时发生电路提供特定持续时间的字线(“W/L”)脉冲。该脉冲的定时对于耗电量、SRAM访问速度、和SRAM阵列的有效操作非常重要。在任何情况下，目标都是使用于正常操作的W/L脉冲足够长，但是又不能过长而损耗功率。SRAM的操作依赖于与列或“位线”连接的读出放大器。该位线与单元连接，从而从SRAM单元中提供读取数据(并且以及向SRAM单元提供写入数据)。SRAM单元通常是一个6晶体管单元，该晶体管单元具有两个相连的反相器以形成锁存器。只要有能量持续供给器件，横向交叉连接的反相器将一直维持存储的数据。另外，一对传输门(pass gate)将反相器锁存器与为真且互补的位线连接。因为SRAM单元是静态存储器单元，因此这些单元不需要被定时或被刷来维持存储的数据。这使SRAM存储非常有吸引力并且尤其适用于具有待命或“休眠”模式的器件，包括用于手机、PDA、各种便携式设备、音乐和视频播放器的处理器或其他IC的嵌入式部分。该包括SRAM单元的器件可以进入待命或低功率模式后持续多个周期，并且在之后需要时，重新启动而不会损失任何数据。SRAM读取周期以位线开始，该位线被配置为真和互补的数据承载线对，这些位线被预充电或使其等于普通电压，例如Vdd或Vdd/2。该位线通常被称作“列线”，但物理定向或SRAM布局不会影响到这些线的功能。一种普通的排列提供了与普通字线连接、并且被布置在普通字线上的单元的行、以及被布置在普通的位线对上的单元的列。然而，可选的排列，例如，对角的和交叉的位线，以及各种其他用于单元布局的排列也是可能的，因此在该申请中，术语“字线“和“位线”的使用与所选择的方向或相应的布局排列无关。当有激活的字线上升至激活电平时，与该字线连接的所选的存储器单元中的传输门变为激活，并且将位线对与SRAM单元和存储的数据连接。该位线开始处在预充电电平上，但是在读取周期开始之后，位线对的两个位线中的其中一个位线将开始下降至低电压电平。尽管如此，如本领域所公知的，对于位线来讲，因为使用的是小信号差分电压传感，所以不需要下降至逻辑低电平电压(例如，Vss或零伏特)。读出放大器是用于SRAM阵列的输出或读取电路的一部分，该读出放大器接收进入差分放大器的位线对的两条位线。读出放大器输入电路检测位线对之间的小信号电压差，并且随后锁存与在SRAM单元中存储的数据对应的数据值。读出放大器将该小信号电压放大至完全逻辑电平以便由外部逻辑电路使用。通常，I/O电路提供输出锁存器和输出驱动器。可以定时该输出锁存器以在确定的时间点上提供数据，以便由其他集成电路或系统的同步逻辑使用。通过使用小信号传感，该读出放大器可以迅速地确定位线上的值并且提供完全逻辑电平输出。因此，SRAM读取周期的持续时间可以缩短，这是因为位线上可以被正确地感应到的小信号电压差仅有几百毫伏。不必将SRAM读取周期延长至将位线对中的较低的位线完全放电所需的全部时间；而只需要提供持续时间足够长的以在位线之间可形成小差分电压的读取周期即可。差分传感由此及大地改善了数据访问时间(加速了 SRAM的读取周期)。为了在SRAM读取操作过程中确保发向SRAM阵列的字线脉冲具有足够的持续时间以正确启动位线分离，但该持续时间不能过长，通常会使用SRAM跟踪单元。在传统的SRAM阵列中，跟踪单元是与位线对应设置的并行单元，从而使SRAM阵列的布局规则并且紧凑。因此，跟踪单元的数量会受到阵列中位线数量的限制，并且跟踪单元的位置受到阵列布局·的限制。跟踪单元被用于模拟位线，并且用于提供字线和位线上的负载的模拟。通过在实际阵列中提供跟踪电路，可以模拟出不同的阵列部分中的局部变量(由于例如晶体管器件或线路间电容(inter line capacitance)的工艺变化，)和全局变量。尽管如此，在使用在SRAM阵列中使用的传统的SRAM跟踪单元中，得到的跟踪时间仍然无法模拟出SRAM单元阵列的真实的放电时间。跟踪电路中的全局变量和局部变量可能无法精确地表现。因此，通常产生带有额外的余量(太长时间)的字线脉冲持续时间已保证正常操作。因此，对于能够克服现有技术方式缺点的SRAM定时跟踪电路和方法来讲，一直都有存在的需要。该跟踪电路应该与现存的半导体工艺和电路兼容，并且应该在不需要额外工艺步骤或材料的情况下实施。
技术实现思路
为了解决上述问题，本专利技术提出了一种装置，包括SRAM阵列，包括成行和成列设置的静态随机访问存储器单元；多个字线，每个字线都沿着其中一行与存储器单元连接；多个位线对，为真并且互补，每个位线对都沿着其中一列与存储器单元连接；读出放大器，与其中一个为真并且互补的位线对连接，用于感应位线对上的差分电压；时钟发生电路，用于输出时钟信号；字线发生电路，用于响应于一个时钟信号在多个字线上产生脉冲，并且用于响应于一个时钟信号结束脉冲；以及跟踪单元，用于按照SRAM跟踪时间接收时钟信号以及向时钟发生电路输出字线脉冲结束信号；其中，跟踪单元进一步包括设置于SRAM阵列中并且串联的SRAM跟踪电路，用于提供指不SRAM跟踪时间的彳目号。其中，跟踪单元进一步包括N SRAM跟踪电路，其中，N是整数。其中，每个SRAM跟踪电路都进一步包括与估算的字线负载/N对应的字线负载。其中，在跟踪电路中的每个字线负载都包括与估算的字线电阻器/N对应的电阻器。其中，在跟踪电路中的每个字线负载都包括与估算的字线电容器/N对应的电容器。其中，每个跟踪电路都包括模拟SRAM位单元电路的电路。其中，各个跟踪电路都包括与估算的位线负载/N对应的电阻器。其中，N大于8。本专利技术还提出了一种集成电路，包括用户定义的电路，形成在半导体衬底上；以及嵌入式SRAM，形成在半导体衬底上，嵌入式SRAM电路进一步包括SRAM阵列，包括成行和成列设置的静态随机访问存储器单元；多个字线，每个字线都沿着其中一行与存储器单元连接；多个位线对，为真并且互补，每个位线对都沿着其中一列与存储器单元连接；读出放大器，与其中一个为真并且互补的位线对连接，用于感应位线对上的差分电压；时钟发生电路，用于输出时钟信号；字线发生电路，用于响应于其中一个时钟信号在多个字线中的至少一个字线上产生脉冲，并且用于响应于其中一个时钟信号结束脉冲；以及跟踪单元，用于按照SRAM跟踪时间，接收时钟信号以及向时钟发生电路输出字线脉冲结束信号；其中，跟踪单元进一步包括SRAM跟踪电路，每个SRAM跟踪电路都具有设置于SRAM阵列中并且串联连接的输出端和输入端，用于提供指示SRAM跟踪时间的信号。 其中，跟踪单元进一步包括N SRAM跟踪电本文档来自技高网...

【技术保护点】
一种装置，包括：SRAM阵列，包括成行和成列设置的静态随机访问存储器单元；多个字线，每个字线都沿着其中一行与存储器单元连接；多个位线对，为真并且互补，每个位线对都沿着其中一列与存储器单元连接；读出放大器，与其中一个为真并且互补的位线对连接，用于感应所述位线对上的差分电压；时钟发生电路，用于输出时钟信号；字线发生电路，用于响应于一个时钟信号在所述多个字线上产生脉冲，并且用于响应于一个时钟信号结束所述脉冲；以及跟踪单元，用于按照SRAM跟踪时间接收时钟信号以及向所述时钟发生电路输出字线脉冲结束信号；其中，所述跟踪单元进一步包括设置于所述SRAM阵列中并且串联的SRAM跟踪电路，用于提供指示所述SRAM跟踪时间的信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：王俐文，周绍禹，林志宇，詹伟闵，陈炎辉，王平，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：