USB主机接口的免晶振实现电路和方法技术

一种USB主机接口的免晶振实现电路，包括一无输出电容LDO、一与无输出电容LDO相连的RC振荡器、一与RC振荡器相连的锁相环电路、一与锁相环电路相连的时钟自校准模块及一外部时钟基准，锁相环电路包括一锁相环模拟电路、一与锁相环模拟电路相连的多相位时钟产生电路、一与多相位时钟产生电路相连的可编程环路分频器及一与多相位时钟产生电路相连的比较时钟产生电路，时钟自校准模块包括一频率比较单元、一与频率比较单元相连的仲裁单元、一与仲裁单元相连的分频数粗调加减单元、一与仲裁单元相连的分频数细调加减单元及一存储单元。本发明专利技术进一步提供了一种USB主机接口的免晶振实现方法。本发明专利技术节省了外部晶振的使用成本。

【技术实现步骤摘要】

本专利技术涉及USB接口的设计，具体涉及一种基于RC振荡器和锁相环的USB1. 1/2. 0主机接口的USB主机接口的免晶振实现电路和方法。
技术介绍
USB协议指出USB接口在数据传输时，USB主机会向设备发送同步包，该同步包可以起到时钟同步的作用。一般意义上，作为提供同步时钟的USB主机，其内部需要产生精确且稳定的系统时钟源，该时钟源应具有如下特征a)精确的时钟频率；b)时钟频率的低温漂特性；c)时钟频率的高电源抑制比。在现行的大多数应用中，一般采用晶振作为输入时钟源来产生此系统时钟源。但是随着USB系列产品在价格竞争层面的愈演愈烈，USB接口的成本缩减逐渐成为产品成本缩减的重要一环，在这种趋势下，各种USB设备接口的免晶 振方案应运而生，然而USB1. 1/2. 0主机接口的免晶振实现在业界并不常见。目前为数不多的USB1.1/2. 0主机接口的免晶振实现方案，大多数基于LC振荡器来进行设计，这是因为LC振荡器的振荡频率比较容易做到低温漂和高电源抑制比，并且具有较高的时钟精度和低时钟抖动。但是LC振荡器额外需要较大的版图面积，其面积甚至超过USB1. 1/2.0主机接口本身的版图面积，这并不利于降低成本；另一方面，LC振荡器需要较高的功耗，该功耗在USB1. 1/2. 0主机接口的总功耗中占很大比例。RC振荡器具有低成本、易实现、低功耗等特性，但是传统的RC振荡器并不适合做USB1. 1/2. 0主机接口的输入时钟源，因为其时钟频率具有不可忽视的温度漂移，电路中存在的一些失调因素也会对时钟频率产生重要影响，另外，传统的RC振荡频率的抗电源干扰能力不足。
技术实现思路
鉴于以上内容，有必要提供一种应用于USB1. 1/2. 0主机接口的USB主机接口的免晶振实现电路和方法。一种USB主机接口的免晶振实现电路，该电路基于一 RC振荡器和一锁相环，所述免晶振实现电路包括一无输出电容LD0、一与该无输出电容LDO相连的RC振荡器、一与该RC振荡器相连的锁相环电路、一与该锁相环电路相连的时钟自校准模块及一外部时钟基准，所述锁相环电路包括一锁相环模拟电路、一与该锁相环模拟电路相连的多相位时钟产生电路、一与该多相位时钟产生电路相连的可编程环路分频器及一与该多相位时钟产生电路相连的比较时钟产生电路，所述时钟自校准模块又包括一频率比较单元、一与该频率比较单元相连的仲裁单元、一与该仲裁单元相连的分频数粗调加减单元、一与该仲裁单元相连的分频数细调加减单元及一连接于该仲裁单元及该可编程环路分频器之间的存储单元。一种USB主机接口的免晶振实现方法，其包括以下步骤构造一种电路，该电路包括一无输出电容LD0、一与该无输出电容LDO相连的RC振荡器、一与该RC振荡器相连的锁相环电路、一与该锁相环电路相连的时钟自校准模块及一外部时钟基准，所述锁相环电路包括一锁相环模拟电路、一与该锁相环模拟电路相连的多相位时钟产生电路、一与该多相位时钟产生电路相连的可编程环路分频器及一与该多相位时钟产生电路相连的比较时钟产生电路，所述时钟自校准模块又包括一频率比较单元、一与该频率比较单元相连的仲裁单元、一与该仲裁单元相连的分频数粗调加减单元、一与该仲裁单元相连的分频数细调加减单元及一连接于该仲裁单元及该可编程环路分频器之间的存储单元。所述无输出电容LDO的一 IA输出端与所述RC振荡器的一 2A输入端以及所述锁相环电路的一 3A输入端相连；所述无输出电容LDO的一 IB输出端与所述RC振荡器的一2B输入端相连,所述无负载电容LDO的一 IC输出端与所述RC 振荡器的一 2C输入端相连；所述RC振荡器的一 2D输出端与所述锁相环模拟电路的一 4A输入端相连；所述锁相环模拟电路的一 4B输入端与所述可编程环路分频器的一 7A输出端相连；所述锁相环模拟电路的一 4C输出端与所述多相位时钟产生电路的一 5A输入端相连；所述多相位时钟产生电路的一 5B输出端与所述可编程环路分频器的一 7D输入端相连；所述多相位时钟产生电路的一 5C输出端与所述比较时钟产生电路的一 6A输入端相连；所述比较时钟产生电路的一 6B输出端与所述频率比较单元的一 9A输入端相连；所述频率比较单元的一 9B输入端与所述外部时钟基准的一 14A端相连；所述频率比较单元的一 9C输出端与所述仲裁单元的一 IOA输入端相连；所述仲裁单元的一 IOE输入端与所述存储单元的一 13B输出端相连；所述仲裁单元的一 IOB输出端与所述分频数粗调加减单元的一 IlA输入端相连；所述仲裁单元的一 IOC输出端与所述分频数细调加减单元的一 12A输入端相连；所述仲裁单元的一 IOD输出端与所述存储单元的一 13A输入端相连；所述分频数粗调加减单元的一 IlB输入端、所述分频数细调加减单元的一 12B输入端、所述存储单元的一 13C输出端以及所述可编程环路分频器的一 7B输入端相连；所述分频数细调加减单元的一 12C输入端、所述存储单元的一13D输出端以及所述可编程环路分频器的一 7C输入端相连。相对现有技术，本专利技术提供了一种基于RC振荡器和锁相环的应用于USB1. 1/2. 0主机接口的免晶振实现电路和方法，其中RC振荡器采用低失调低温漂高电源抑制比的结构，锁相环通过时钟自校准方法得到准确的环路分频数，进而为USB1. 1/2. 0主机接口提供高精度的系统时钟源，本专利技术节省了外部晶振的使用成本，用非常低的成本实现了 USB1. I/USB2. 0主机接口的免晶振技术，并且还获得了高性能，在免晶振设计领域中具有革命性的突破。附图说明图I为本专利技术USB主机接口的免晶振实现电路的结构框图。图2为本专利技术USB主机接口的免晶振实现方法的自校准过程的工作流程图。具体实施例方式下面结合附图和具体实施方式对本专利技术作进一步阐述。图I中标号对应的元件1.无负载电容LDO ；2. RC振荡器；3.锁相环电路；4.锁相环模拟电路；5.多相位时钟产生电路；6.比较时钟产生电路；7.可编程环路分频器；8.时钟自校准模块；9.频率比较单元；10.仲裁单元；11.分频数粗调加减单元；12.分频数细调加减单元；13.存储单元；14.外部时钟基准。图2中标号对应的元件A.分频数初始值；B.是否采用EEPROM配置分频数判决器；C.分频数暂存值；D.分频数粗调加减操作；E.分频数细调加减操作；F.锁相环产生相应稳定的比较时钟频率；G.两种时钟频率进行比较；H.比较时钟频率偏离理想值较大或较小判决器；I.比较时钟频率约等于理想值判决器J. OPT存储最终数据；K. EEPROM配置数据；L.时钟自校准结束，免晶振实现算法结束。请参阅图1，本专利技术USB主机接口的免晶振实现电路较佳实施方式包括无负载电容LDO (I)、RC振荡器(2 )、锁相环电路(3 )、时钟自校准模块(8 )和外部时钟基准(14)，其中锁相环电路(3)中又包括锁相环模拟电路(4)、可编程环路分频器(7)、多相位时钟产生电路(5 )和比较时钟产生电路(6 )，时钟自校准模块(8 )又包括了频率比较单元(9 )、分频数粗调加减单元(11)、分频数细调加减单元(12)、仲裁单元(10)和存储单元(13)。 无输出电容LDO (I)的IA输出端与RC振荡器(2)的2A输入端本文档来自技高网...

【技术保护点】
一种USB主机接口的免晶振实现电路，该电路基于一RC振荡器和一锁相环，其特征在于：所述免晶振实现电路包括一无输出电容LDO、一与该无输出电容LDO相连的RC振荡器、一与该RC振荡器相连的锁相环电路、一与该锁相环电路相连的时钟自校准模块及一外部时钟基准，所述锁相环电路包括一锁相环模拟电路、一与该锁相环模拟电路相连的多相位时钟产生电路、一与该多相位时钟产生电路相连的可编程环路分频器及一与该多相位时钟产生电路相连的比较时钟产生电路，所述时钟自校准模块又包括一频率比较单元、一与该频率比较单元相连的仲裁单元、一与该仲裁单元相连的分频数粗调加减单元、一与该仲裁单元相连的分频数细调加减单元及一连接于该仲裁单元及该可编程环路分频器之间的存储单元。

【技术特征摘要】

【专利技术属性】
技术研发人员：向建军，
申请(专利权)人：成都锐成芯微科技有限责任公司，
类型：发明
国别省市：