占空比校正电路制造技术

本发明专利技术公开了一种占空比校正电路，所述占空比校正电路包括：时钟缓冲器，被配置成缓冲输入时钟并生成缓冲器时钟；摆幅电平转换模块，被配置成响应于缓冲器时钟的电压电平而生成转变到同步电压的电平和电源电压的电平的内部时钟；占空比控制模块，被配置成利用内部时钟的高脉冲宽度和低脉冲宽度来生成占空比信息和频率信息；以及电流控制模块，被配置成响应于占空比信息和频率信息来控制缓冲器时钟的逻辑值转变的时间点。电流控制模块包括彼此并联耦接的多个第一电流路径以控制缓冲器时钟的逻辑值转变的时间点。

【技术实现步骤摘要】
占空比校正电路相关申请的交叉引用本申请要求于2011年5月16日向韩国知识产权局提交的申请号为10-2011-0045711的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术涉及一种半导体集成电路，更具体而言涉及一种用于校正时钟的占空比的占空比校正电路。
技术介绍
一般的占空比校正电路将时钟的高脉冲宽度与低脉冲宽度进行比较，并根据比较结果校正时钟的占空比比。由于这种占空比校正电路将时钟的高脉冲宽度与低脉冲宽度进行数次比较并完成时钟占空比校正，所以完成占空比校正需要的时间长。另外，在将时钟的高脉冲宽度与低脉冲宽度进行比较、即检测时钟的占空比的一般占空比校正电路中，由于存在偏移，因此难以准确地检测时钟的占空比，并且经受占空比校正的时钟、即输入至占空比校正电路的时钟的频率范围有限。
技术实现思路
本文描述的是一种占空比校正电路，其中与现有技术相比，该占空比校正电路完成时钟占空比校正所需的时间短，准确地执行占空比校正，且容许占空比校正的频率范围宽。一个实施例包括占空比校正电路，该占空比校正电路包括：时钟缓冲器，所述时钟缓冲器被配置成缓冲输入时钟并生成缓冲器时钟；摆幅电平转换模块，所述摆幅电平转换模块被配置成响应于所述缓冲器时钟的电压电平而生成转变到同步电压的电平和电源电压的电平的内部时钟；占空比控制模块，所述占空比控制模块被配置成利用所述内部时钟的高脉冲宽度和低脉冲宽度来生成占空比信息和频率信息；以及电流控制模块，所述电流控制模块被配置成响应于所述占空比信息和所述频率信息来控制所述缓冲器时钟的逻辑值转变的时间点。电流控制模块可以包括：多个第一电流路径，所述多个第一电流路径彼此并联耦接以控制所述缓冲器时钟的逻辑值转变的时间点，其中，流经所述多个第一电流路径的电流总量响应于所述频率信息而受控制，并且流经所述多个第一电流路径的电流总量相对于所述频率信息的变化的变化根据频域而改变。另一个实施例可以包括占空比校正电路，该占空比校正电路包括：电流控制模块，所述电流控制模块被配置成接收占空比信息和频率信息，并且响应于所述占空比信息和所述频率信息来控制缓冲器时钟的逻辑值转变的时间点，其中，所述电流控制模块还包括：多个电流路径，所述多个电流路径彼此并联耦接以控制所述逻辑值转变的时间点，其中，流经所述多个第一电流路径的电流总量响应于所述频率信息而受控制，并且流经所述多个第一电流路径的电流总量相对于所述频率信息的变化的变化根据频域而改变。附图说明下面结合附图来描述特征、方面和实施例，其中：图1是示意性地说明根据一个实施例的占空比校正电路的配置图；图2是图1的占空比控制模块的配置图；图3是图2的检测单元的配置图；图4是图3的码生成部的配置图；图5是图4的第一选择延迟部分的配置图；图6是图2的运算锁存部的配置图；图7是图6的第一选择部分的配置图；图8是图2的码值判定部的配置图；图9是说明根据占空比校正电路的频率信息的占空比校正范围的曲线图，在所述占空比校正电路中，电流控制模块400的晶体管的尺寸被设置成互不相同；以及图10是说明根据占空比校正电路的占空比信息的占空比校正量的曲线图，在所述占空比校正电路中，电流控制模块400的晶体管的尺寸被设置成互不相同。具体实施方式下面将参照附图结合示例性实施例来详细描述根据本专利技术的实施例的占空比校正电路。如图1所示，根据一个实施例的占空比校正电路可以包括时钟缓冲器100、摆幅电平转换模块200、占空比控制模块300和电流控制模块400。时钟缓冲器100是电流模式逻辑(CML)型缓冲器，其将输入时钟CLK_in和CLKB_in缓冲并生成缓冲器时钟CLK_buf和反相缓冲器时钟CLKB_buf。时钟缓冲器100包括第一电阻R1和第二电阻R2以及第一至第三晶体管N1至N3。第一电阻R1经由其一端接收电源电压VDD。第二电阻R2经由其一端接收电源电压VDD。第一晶体管N1经由其栅极接收输入时钟CLK_in，并且具有与第一电阻R1的另一端耦接的漏极。第二晶体管N2经由其栅极接收输入时钟CLK_in的反相时钟CLKB_in，并且具有与第二电阻R2的另一端耦接的漏极。第三晶体管N3具有与第一晶体管N1和第二晶体管N2的源极所耦接的节点相耦接的漏极、被输入使能信号en的栅极、以及与接地端子VSS耦接的源极。使能信号en可以是具有高电平或低电平的数字信号或者具有带特定电平的偏置电压的数字信号。摆幅电平转换模块200被配置成响应于缓冲器时钟CLK_buf和反相缓冲器时钟CLKB_buf而生成转变到同步电压VSS和电源电压VDD的电平的内部时钟CLK_int和反相内部时钟CLKB_int。缓冲器时钟CLK_buf和反相缓冲器时钟CLKB_buf具有电流模式逻辑(CML)电平，内部时钟CLK_int和反相内部时钟CLKB_int具有互补金属氧化物半导体(CMOS)电平。占空比控制模块300被配置成生成内部时钟CLK_int的高脉冲宽度与低脉冲宽度之间的尺寸差作为占空比信息com_A<0:3>和com_B<0:3>，并且生成高脉冲宽度和低脉冲宽度的尺寸和作为频率信息range_A<0:2>和range_B<0:2>。电流控制模块400被配置成响应于占空比信息com_A<0:3>和com_B<0:3>以及频率信息range_A<0:2>和range_B<0:2>来控制缓冲器时钟CLK_buf或反相缓冲器时钟CLKB_buf的逻辑值转变的时间点。电流控制模块400可以包括彼此并联耦接的多个第一电流路径，以控制缓冲器时钟CLK_buf或反相缓冲器时钟CLKB_buf的逻辑值转变的时间点。流经所述多个第一电流路径的电流的总量响应于频率信息range_A<0:2>和range_B<0:2>而受控制。另外，电流控制模块400还可以包括与所述多个第一电流路径串联耦接的多个第二电流路径。流经所述多个第二电流路径的电流的总量响应于占空比信息com_A<0:3>和com_B<0:3>而受控制。占空比控制模块300和电流控制模块400根据内部时钟CLK_int的占空比来控制缓冲器时钟CLK_buf或反相缓冲器时钟CLKB_buf的逻辑值转变的时间点，从而校正内部时钟CLK_int的占空比。就此，占空比控制模块300和电流控制模块400可以被称为占空比校正单元。占空比校正单元300和400对内部时钟CLK_int的高脉冲宽度和低脉冲宽度的尺寸执行加法或减法运算，从而控制缓冲器时钟CLK_buf或反相缓冲器时钟CLKB_buf的逻辑值转变的时间点。电流控制模块400可以包括第一电流控制单元410和第二电流控制单元420。第一电流控制单元410被配置成控制缓冲器时钟CLK_buf的逻辑值转变的时间点。第二电流控制单元420被配置成控制反相缓冲器时钟CLKB_buf的逻辑值转变的时间点。占空比控制模块300输出占空比信息com_A<0:3>和com_B<0:3>以及频率信息range_A<0:2>和range_B<0:2>到第一电流控制单元410本文档来自技高网...

【技术保护点】
一种占空比校正电路，包括：时钟缓冲器，所述时钟缓冲器被配置成缓冲输入时钟并生成缓冲器时钟；摆幅电平转换模块，所述摆幅电平转换模块被配置成响应于所述缓冲器时钟的电压电平而生成转变到同步电压的电平和电源电压的电平的内部时钟；占空比控制模块，所述占空比控制模块被配置成利用所述内部时钟的高脉冲宽度和低脉冲宽度来生成占空比信息和频率信息；以及电流控制模块，所述电流控制模块被配置成响应于所述占空比信息和所述频率信息来控制所述缓冲器时钟的逻辑值转变的时间点，其中，所述电流控制模块包括：多个第一电流路径，所述多个第一电流路径彼此并联耦接以控制所述缓冲器时钟的逻辑值转变的时间点，其中，流经所述多个第一电流路径的电流总量响应于所述频率信息而受控制，以及流经所述多个第一电流路径的电流总量相对于所述频率信息的变化的变化根据频域而改变。

【技术特征摘要】
2011.05.16 KR 10-2011-00457111.一种占空比校正电路，包括：时钟缓冲器，所述时钟缓冲器被配置成缓冲输入时钟并生成缓冲器时钟；摆幅电平转换模块，所述摆幅电平转换模块被配置成响应于所述缓冲器时钟的电压电平而生成转变到同步电压的电平和电源电压的电平的内部时钟；占空比控制模块，所述占空比控制模块被配置成利用所述内部时钟的高脉冲宽度和低脉冲宽度来生成占空比信息和频率信息；以及电流控制模块，所述电流控制模块被配置成响应于所述占空比信息和所述频率信息来控制所述缓冲器时钟的逻辑值转变的时间点，其中，所述电流控制模块包括：多个第一电流路径，所述多个第一电流路径彼此并联耦接以控制所述缓冲器时钟的逻辑值转变的时间点，其中，流经所述多个第一电流路径的电流总量响应于所述频率信息而受控制，以及流经所述多个第一电流路径的电流总量相对于所述频率信息的变化的变化根据频域而改变。2.如权利要求1所述的占空比校正电路，其中，流经所述多个第一电流路径的电流的总量b具有与所述频率信息的变化a的c次方成比例的值，a和b是大于0的实数，而c是大于1的实数。3.如权利要求1所述的占空比校正电路，其中，所述多个第一电流路径中的每个包括响应于所述频率信息而受控的两个或更多个晶体管，并且所述两个或更多个晶体管具有互不相同的尺寸。4.如权利要求3所述的占空比校正电路，其中，所述频率信息是具有多个比特的数字码，并且所述晶体管中的每个经由其栅极端子逐比特地来接收具有多个比特的数字码。5.如权利要求4所述的占空比校正电路，其中，由具有大尺寸的晶体管的栅极端子所接收的所述数字码中的一个比特表示的频率幅度小于由具有小尺寸的晶体管的栅极端子所接收的所述数字码中的另一个比特表示的频率幅度。6.如权利要求4所述的占空比校正电路，其中，所述晶体管包括：第一晶体管至第三晶体管，所述第一晶体管至第三晶体管具有互不相同的尺寸，其中，第二晶体管的尺寸大于所述第一晶体管的尺寸而小于所述第三晶体管的尺寸。7.如权利要求6所述的占空比校正电路，其中，所述第三晶体管的尺寸与所述第二晶体管的尺寸之间的差大于所述第二晶体管的尺寸与所述第一晶体管的尺寸之间的差。8.如权利要求7所述的占空比校正电路，其中，在所述第一晶体管至第三晶体管之中，由具有大尺寸的晶体管的栅极端子所接收的所述数字码中的一个比特表示的频率幅度小于由具有小尺寸的晶体管的栅极端子所接收的所述数字码中的另一个比特表示的频率幅度。9.如权利要求1所述的占空比校正电路，其中，所述电流控制模块包括：多个第二电流路径，所述多个第二电流路径与所述多个第一电流路径串联耦接，其中，流经所述多个第二电流路径的电流总量响应于所述占空比信息而受控制。10.如权利要求9所述的占空比校正电路，其中，所述占空比信息是具有多个比特的数字码，且所述多个第二电流路径中的每个根据所述具有多个比特的数字码的每个比特而受控制。11.如权利要求10所述的占空比校正电路，其中，所述多个第二电流路径中的每个包括：晶体管，所述晶体管经由其栅极端子逐比特地接收所述数字码的比特。12.如权利要求1所述的占空比校正电路，其中，电流控制模块与所述时钟缓冲器和所述摆幅电平转换模块所耦接的节点相耦接，并且响应于所述占空比信息和所述频率信息来控制所述缓冲器时钟的电压电平。13.如权利要求12所述的占空比校正电路，其中，所述电流控制模块包括：彼此串联耦接在所述时钟缓冲器的输出端子与接地端子之间的第一晶体管和第二晶体管，其中，所述第一晶体管经由其栅极端子接收所述频率信息，以及所述第二晶体管经由其栅极端子接收所述占空比信息。14.如权利要求1所述的占空比校正电路，其中，所述缓冲器时钟具有电流模式逻辑(CML)电平，所述内部时钟具有互补金属氧化物半导体(CMOS)电平。15.如权利要求1所述的占空比校正电路，其中，所述占空比控制模块被配置成生成所述内部时钟的高脉冲宽度与低脉冲宽度之间的尺寸差作为所述占空比信息，并且生成所述内部时钟的高脉冲宽度与低脉冲宽度的尺寸和作为所述频率信息。16.如权利要求15所述的占空比校正电路，其中，所述占空比控制模块包括：检测单元，所述检测单元被配置成生成码值与所述内部时钟的高脉冲宽度相对应的高码，并且生成码值与所述内部时钟的低脉冲宽度相对应的低码；占空比信息生成单元，所述占空比信息生成单元被配置成通过将所述高码和所述低码中的具有大的码值的码减去所述高码和所述低码中的具有小的码值的码来生成减法码，并且基于所述减法码来生成所述占空比信息；以及频率信息生成单元，所述频率信息生成单元被配置成通过将所述高码的占空比控制模块码值与所述低码的占空比控制模块码值相加来生成加法码，并且基于所述加法码来生成所述频率信息。17.如权利要求16所述的占空比校正电路，其中，所述检测单元包括：码生成部，所述码生成部被配置成响应于控制信号来检测所述内部时钟的高脉冲宽度或低脉冲宽度，并且输出检测结果作为检测码；第一锁存部，所述第一锁存部被配置成响应于所述控制信号来锁存所述检测码，并且输出锁存的所述检测码作为所述高码；以及第二锁存部，所述第二锁存部被配置成响应于所述控制信号来锁存所述检测码，并且输出锁存的所述检测码作为所述低码。18.如权利要求17所述的占空比校正电路，其中，所述检测码包括第一检测信号至第三检测信号，其中，所述码生成部包括：检测选择部分，所述检测选择部分被配置成当所述控制信号被激活时将所述内部时钟输出到其第一输出端子，并将所述内部时钟的反相时钟输出到其第二输出端子，而当所述控制信号被去激活时，将所述反相时钟输出到所述第一...

【专利技术属性】
技术研发人员：申东石，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：