本申请涉及全速多端口存储器阵列测试方法及设备。通过在处理器操作频率下同时经由两个或两个以上写入端口将数据写入到多端口存储器阵列及/或同时经由两个或两个以上读取端口从所述阵列读取数据来测试所述多端口存储器阵列。可循序地或并行地执行对从所述阵列读取的数据与写入到所述阵列的数据的比较。在正常处理器操作期间，有效地停用比较器电路。通过同时经由多个端口写入及/或读取数据，可暴露潜在的电边际。此外，在半导体制造测试期间，使用多个写入端口来写入测试模式及使用多个读取端口来读取所述模式会显著减少测试时间。
【技术实现步骤摘要】
本专利技术大体而言涉及处理器领域，且确切地说涉及一种在操作频率下测试多端口存储器阵列的方法。
技术介绍
·微处理器在多种多样的应用中执行计算操作。处理器可充当例如服务器或台式计算机的固定计算系统中的中央或主处理单元。高执行速度通常对于此类台式处理器是一个主要的考虑因素。另外，处理器日益部署在例如膝上型计算机和个人数字助理(PDA)等移动计算机中，且部署在例如移动电话、全球定位系统(GPS)接收器、便携式电子邮件客户端等嵌入式应用中。在此类移动应用中，除了高执行速度外，低功率消耗和小尺寸是合乎需要的。许多计算机程序被写入，仿佛执行所述计算机程序的计算机具有非常大量(理想地是无限量)的快速存储器。一般现代处理器通过使用存储器类型的层级来模拟无限快速存储器的理想状况，每一存储器类型具有不同速度和成本特性。层级中的存储器类型从顶级的非常快且非常昂贵到较低级中的渐慢但较经济的存储装置类型变化。一种常见的处理器存储器层级可包括顶层处的处理器中的寄存器(门)；后面是由静态随机存取存储器(SRAM)构成的一个或一个以上芯片上高速缓冲存储器；可能的芯片外高速缓冲存储器(SRAM);主存储器动态随机存取存储器(DRAM);磁盘存储装置(具有电动机械存取的磁性媒体)；以及最低层处的带或压缩盘(CD)(磁性或光学媒体)。大多便携式电子装置具有有限的(如果有的话)磁盘存储空间，且因此大小通常有限的主存储器是存储器层级中的最低层。高速芯片上寄存器构成处理器存储器层级的顶层。离散寄存器和/或锁存器用作指令执行管线中的存储元件。大多RISC指令集结构包含一组供处理器用于存储多种多样的数据的通用寄存器(GPR)，所述多种多样的数据例如是指令操作码、地址、偏移量、运算数以及算术和逻辑运算的中间和最终结果等。在一些处理器中，逻辑GPR对应于物理存储元件。在其它处理器中，通过动态地将每一逻辑GPR识别符指派给较大组的存储位置或物理寄存器中的一者(此项技术中通常称为寄存器重命名)来改进性能。在任一情况下，由逻辑GPR识别符存取的存储元件可能不是实施为离散寄存器，而是实施为存储器阵列内的存储位置。实施逻辑GPR的寄存器或存储器阵列存储元件具有多个端口。亦即，可通过多个不同的处理器元件(例如各种管线级、ALU、高速缓冲存储器等来对其进行写入及/或读取其内容。测试是IC制造的一个用以识别和清除有缺陷或低于标准的组件的重要部分。测试存储器阵列尤其容易出现问题。自动测试模式产生(ATPG)方法包括将激励模式扫描到一组扫描链寄存器或锁存器中，施加所述模式以激发随机逻辑，将结果俘获在另一组扫描链寄存器或锁存器中，以及将所俘获的结果扫描出以与预期值进行比较。由于测试模式在阵列中的过渡性存储的缘故，无法使用ATPG技术来有效地测试存储器阵列。可通过功能测试来测试处理器中的存储器阵列，其中在处理器管线中执行代码以将测试模式写入到阵列(例如，写入到逻辑GPR)，接着读取值并与预期值进行比较。功能测试耗费时间且效率低下，因为在执行测试之前必须将处理器初始化，并将测试代码载入到高速缓冲存储器中。另外，从被测试的存储器位置处将管线内的控制和观察点移除很远，且可能难以将揭露的故障与介入电路隔离。因此，许多具有嵌入式存储器阵列的现有技术处理器包含在测试模式期间激发存储器阵列的内置自测(BIST)电路。BIST控制器将数据模式写入到存储器阵列，读取数据模式，并将所读取的数据与预期数据进行比较。在工作模式中，BIST控制器非现役，且存储器·阵列由处理器控制电路控制。现有技术BIST系统包含存储器阵列中的专用测试端口，用来在测试期间写入及/或读取阵列。这通过限制存储器存取带宽而对测试持续时间提出下边界；无法测试存储器I/O电路，包括功能读取及写入端口 ；且可能无法揭露仅在两个或两个以上端口同时存取所述阵列时才得以暴露的电边际(electrical marginality)。
技术实现思路
根据一个或一个以上实施例，BIST控制器通过在处理器操作频率下同时经由两个或两个以上的写入端口写入数据到多端口存储器阵列及/或同时经由两个或两个以上的读取端口从所述阵列读取数据来测试所述多端口存储器阵列。可循序地或并行地执行对从所述阵列所读取的数据与被写入到所述阵列的数据的比较。在正常处理器操作期间，有效地停用比较器电路。与现有技术的测试方法相比较，通过同时经由多个端口写入及/或读取数据，可暴露潜在的电边际，且减少测试时间。一个实施例涉及一种在处理器中测试具有多个写入端口的存储器阵列的方法。经由第一写入端口将第一数据模式(data pattern)写入到所述阵列中的第一地址。同时，经由第二写入端口将第二数据模式写入到所述阵列中的第二地址。从所述阵列读取所述第一数据模式及所述第二数据模式。分别将从所述阵列所读取的第一数据模式及第二数据模式与被写入到所述阵列的第一数据模式及第二数据模式相比较。另一实施例涉及一种在处理器中测试具有多个读取端口的存储器阵列的方法。将第一数据模式写入到所述阵列中的第一地址。将第二数据模式写入到所述阵列中的第二地址。经由第一读取端口从所述阵列读取所述第一数据模式。同时，经由第二读取端口从所述阵列读取所述第二数据模式。分别将从所述阵列所读取的第一数据模式及第二数据模式与被写入到所述阵列的第一数据模式及第二数据模式相比较。又一实施例涉及一种在处理器中测试存储器阵列的方法。将一个或一个以上预定数据模式写入到所述阵列。同时经由两个或两个以上的读取端口从所述阵列读取所述数据模式，借此暴露所述阵列及/或读取端口中通过一次经由一个读取端口来读取数据而未能暴露的电边际。再一实施例涉及一种处理器。所述处理器包含存储器阵列，其具有至少一个写入端口及多个锁存读取端口 ；第一数据比较器，其具有读取数据输入及比较数据输入，且输出对读取数据是否与比较数据模式匹配的指示；及第一选择器，其将来自两个或两个以上的第一读取端口的数据选择性地引导到第一比较器读取数据输入。所述处理器另外包含BIST控制器，所述控制器控制写入端口、第一读取端口及第一选择器，将写入数据提供到写入端口且将数据与第一比较器比较数据输入相比较，并接收第一比较器输出。BIST控制器可操作以经由写入端口将一个或一个以上预定数据模式写入到所述阵列；同时经由两个或两个以上的第一读取端口从所述阵列读取写入数据；及循序地控制第一选择器，使其将来自每一第一读取端口的数据引导到第一比较器，将对应的比较数据提供到第一比较器，且通过检验第一比较器输出而验证所述阵列。附图说明 图I是处理器的功能框图。图2是实施多端口寄存器堆及BIST电路的存储器阵列的功能框图。图3是用于存储器阵列的通过同时经由两个或两个以上的写入端口写入测试模式的BIST方法的流程图。图4是用于存储器阵列的通过同时经由两个或两个以上的读取端口读取测试模式的BIST方法的流程图。具体实施例方式图I描绘处理器10的功能框图。处理器10根据控制逻辑14而在指令执行管线12中执行指令。管线12可以是超标量(superscalar)设计，具有多个平行管线，例如12a及12b。管线12a、12b包括组织在管级中的多种寄存器或锁存器16及一个或一个以上算术逻辑单元(ALU) 18。存储器阵列20提本文档来自技高网...
【技术保护点】
一种方法，其包含：在测试模式期间：在第一时间经由第一专用写入端口将第一数据模式写入到存储器阵列中的第一地址，且同时经由第二专用写入端口将第二数据模式写入到所述存储器阵列中的第二地址，其中通过耦合到所述第一专用写入端口和所述第二专用写入端口的公共测试控制器写入所述第一数据模式和所述第二数据模式；及在与所述第一时间不同的第二时间经由第一专用读取端口从所述存储器阵列的所述第一地址读取所述第一数据模式，且同时经由第二专用读取端口从所述存储器阵列的所述第二地址读取所述第二数据模式，通过所述第一专用读取端口和所述第二专用读取端口的同时读取暴露了所述存储器阵列中通过一次经由一个读取端口从所述存储器阵列读取而未能暴露的潜在的电边际；及在非测试模式期间：在第一比较器的数据输入处接收常数数据模式。
【技术特征摘要】
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【专利技术属性】
技术研发人员：阿南德·克里希纳穆尔蒂，克林特·韦恩·芒福德，拉克希米康德·马米莱蒂，桑贾伊·B·帕特尔，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：
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