一种采样单元(110)，该采样单元(110)接收具有变化的周期时间的输入时钟信号(CLKin)，并且基于采样时钟信号(CLKsmpl)对输入时钟信号(CLKin)进行采样，采样时钟信号(CLKsmpl)的频率大体上比输入时钟信号(CLKin)的平均频率高。采样单元(110)为输入时钟信号(CLKin)的每个周期产生各自的周期长度值(PL)。一种求平均值单元(120)，该求平均值单元(120)从采样单元(110)接收多个周期长度值(PL)并基于所接收的周期长度值(PL)产生平均周期长度值(PLavg)，平均周期长度值(PLavg)表示所述输入时钟信号(CLKin)在平均间隔内的平均周期时间，所述平均间隔包括与所述多个周期长度值(PL)相等的多个周期。一种输出单元(151)，该输出单元(151)基于平均周期长度值(PLavg)和采样时钟信号(CLKsmpl)产生稳定的输出时钟信号(CLKout)。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般而言涉及使时钟信号稳定化。尤其是，本专利技术涉及根据权利要求I前序部分的时钟再生器以及根据权利要求15前序部分的方法。本专利技术还涉及根据权利要求29的计算机程序以及根据权利要求30的计算机可读介质。
技术介绍
通常，所谓的锁相环路(PLL, Phase Locked Loop)电路已经用来确定数字设计的时钟信号满足具体的质量标准，比如频率和相位稳定性方面的标准。但是，PLL设计需要模拟分量，因此，不能在比如现场可编程门阵列(FPGA, Field-Programmable Gate Array) 中实现的纯数字设计中集成PLL设计。这是不利的，因为在大多数情况下，全数字(没有模拟电路模块)设计是比较节约成本的替代方案。W093/12600和US 6，219，396描述了用于时钟信号再生的去抖动设计，EP599311示出了一种时钟恢复电路。这三篇文献代表了不同形式的PLL。已知的也有用于恢复已经恶化的信号的多种非PLL方案。其中一些方案可用来稳定具有变化频率的时钟信号。Aguiar, R. L.等人在《模拟集成电路与信号处理》2005年43期，第159-170页(Analog Integrated Circuits and Signal Processing, 43，159-170，2005)刊登了 “大负荷PLD上155Mbps时钟/数据恢复电路的设计与性能”(Design and Performance of 155Mbps Clock/Data Recovery Circuits on Heavy Loaded PLDs),披露了用于选择性能最优的信号的全数字机构。这里，所谓的相位选取是用于选择最合适的样本作为恢复的数据或最合适的相位作为恢复的时钟。但是，没有对输入时钟信号进行平均处理。EP 1865649描述了采用过采样和跟踪的总体数字时钟和恢复方案。这里，通过高频时钟对输入数据流进行过采样。通过对过采样流的邻近样本之间的转换进行定位以及通过移动邻近样本之间没有发生转换的过采样流中非过渡区域，来跟踪输入数据流。产生的恢复的数据信号被获得以作为非过渡区域的中心部分。通过划分用于所述过采样的高频时钟来生成恢复的时钟信号。但是，对于确定输入时钟信号的平均周期时间，没有指导或建议。US 4，310，795公开了一种用于监控遥测术中使用的周期信号特征的方案。具体来说，描述了一种电路，该电路通过对来自高频脉冲发生器的步进脉冲进行计数并重置来自监测周期信号的相位角检测器的脉冲来测量低频周期信号的平均周期。用每个步进脉冲的计数加载第一移位寄存器，并且位于第一移位寄存器输出处的加法器发出编码所有步进脉冲总和的信号。用加法器的输出总和加载第二移位寄存器并且第二移位寄存器具有与减法器连接的全局式存储单元(first and last storage cell),该全局式存储单元发出用来表示低频信号的平均周期中的变化的信号。因此，可检测到任何与期望频率的偏差。但是，低频信号本身并仍然是不变的。与现有技术相关的问题因此，已知了多种用于使恶化信号再生的方案。还已知了一种用于确定循环信号平均周期的方案。然而，先前没有能替代传统PLL电路的全数字方案。
技术实现思路
本专利技术的目的在于解决上述问题并提供一种高效、可靠、节约成本的方案来生成稳定的时钟信号，这种方案适于数字集成。根据本专利技术的一个方面，本专利技术的目的是通过开头描述过的时钟再生器实现的，其中，时钟再生器包括求平均值单元和输出单元。求平均值单元配置为从采样单元接收多个周期长度值，基于接收的周期长度值产生平均周期长度值，该平均周期长度值表示输入时钟信号在平均间隔内的平均周期时间，所述平均间隔包括与所述多个周期长度值相等的多个周期。输出单元配置为基于平均周期长度值和采样时钟信号产生稳定的输出时钟信号。 这种设计是有优势的，因为在保留源时钟信号的主要属性使得同步能够被保持的同时，能基于完全抖动的源时钟信号和/或相位调制产生清晰的时钟信号。根据本专利技术该方面的一个优选实施例，求平均值单元配置为产生平均周期长度值，使得平均周期长度值等于采样时钟信号整数个周期的持续时间。求平均值单元还配置为确定舍入误差值，该舍入误差值表示针对平均间隔计算的平均周期长度和平均周期长度值之间的差值，并且当产生将来的平均周期长度值时补偿舍入误差值，使得平均周期长度值的长时间平均等于计算的周期长度的长时间平均。因此(无论平均周期长度值是否根据计算的平均周期长度四舍五入得到)，不会产生系统误差。因此，可以确保稳定的输出时钟信号为输入时钟信号的真实相位表示。根据本专利技术该方面的另一优选实施例，求平均值单元配置为进一步基于为在平均间隔内的多个周期长度值中的至少两个周期长度值赋予不同加权值的加权函数，来计算平均周期长度值。这样确定平均周期长度值是有利的，比如，如果期望稳定的输出时钟信号对于输出时钟信号内的任何频率波动响应性更好。即，历史加权函数使得对早期的周期长度值的影响能够比对当前或较新的周期长度值的影响小。根据本专利技术该方面的另一优选实施例，求平均值单元配置为滚动地更新平均周期长度值(以及计算的平均周期长度)。也就是说，每个非首个平均周期长度值(或计算的平均周期长度)表示一个与前一平均间隔有重叠的平均间隔。这种滚动平均是有利的，因为稳定的输出时钟信号内的任何频率变化都相对平稳和平缓。当然，从技术上来说，不排除以非重叠的方式更新平均周期长度值(和/或计算的平均周期长度)。因此，根据本专利技术该方面的另一优选实施例，求平均值单元配置为以预定间隔计算和更新平均周期长度值，该预定间隔与输入时钟信号的至少两个周期相等。这里，每个平均周期长度值则表示一个不与任何在前平均间隔有重叠的平均间隔。根据本专利技术该方面的另一优选实施例，时钟再生器包括累加器单元，其配置为接收各个平均周期长度值，基于所接收的平均周期长度值产生各个时间点值，该时间点值表示会生成稳定的输出时钟信号的指定脉冲时的时间点。这样，产生稳定的输出时钟信号就变成相对简单容易的工作。优选地，缓存单元从累加器单元接收时间点值并临时存储这些值中至少一个值。优选地，输出单元进一步配置为读出在缓存单元中存储的时间点值中的最旧值，并在读出的时间点值表示的时间点处为每个读出的时间点值产生稳定的输出时钟信号的脉冲。根据本专利技术该方面的另一优选实施例，时钟再生器还包括计数器单元。该单元配置为重复产生时间值计数，该时间值计数表示采样时钟信号从参考时间点开始完成的循环次数。这里，输出单元具体配置为接收时间值计数；把时间值计数与从缓存单元中读出的时间点值进行比较；当时间值计数与当前时间点值匹配时，产生稳定的输出时钟信号的脉冲；然后从缓存单元中读出随后的时间 点值，等等。因此，可以以可靠的方式产生稳定的输出时钟信号。根据本专利技术该方面的另一优选实施例，时钟再生器包括直接从求平均值单元接收平均周期长度值的缓存单元。缓存单元临时存储每个接收的平均周期长度值并响应请求消息以先进先出方式把存储的平均周期长度值转发给输出单元。这样，对于每条接收的请求消息，存储最久的平均周期长度值被转发出去。这里，优选地，输出单元还配置为从缓存单元接收平均周期长度值；产生稳定的输出时钟信号，使得稳定的输出时钟信号的每个周本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】
【专利技术属性】
技术研发人员：G·福尔斯贝里，
申请(专利权)人：模式转换系统有限公司，
类型：发明
国别省市：
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