在底部金属层下方带有电源轨的集成电路布局制造技术

一种电路，包括：半导体衬底；底部金属层，位于半导体衬底的上方，其中，在半导体衬底和底部金属层之间没有附加的金属层；以及单元，包括位于底部金属层下方的栓塞层级电源轨。本发明专利技术还提供了一种在底部金属层下方带有电源轨的集成电路布局。

【技术实现步骤摘要】

本专利技术涉及半导体领域，更具体地，本专利技术涉及一种在底部金属层下方带有电源轨的集成电路布局。
技术介绍
在集成电路的制造中，标准单元经常被用作构成集成电路的器件的基本元素。对标准单元进行布置和布线以形成功能电路。在标准单元的典型布局中，电源轨被布置在单元的边界上。当成行地布置多个标准单元时，相同行中的标准单元的电源轨彼此连接，从而形成长电源轨，该长电源轨可以延伸穿过例如，几千个或更多的标准单元。相邻行中的电源轨被合并，从而形成宽度是独立的标准单元中的电源轨宽度的两倍的电源轨。例如，一行的VDD电源轨与相邻行的另ー VDD电源轨合并，而一行的VSS电源轨与相邻行的另ー VSS电源轨合井。因此，在包括多个行的电路中，VDD电源轨和VSS电源轨被布置为交替的图案。 为了向标准单元提供电源，需要附加的金属部件来连接电源轨和标准単元中的部件。例如，为了连接VDD电源轨和标准单元(诸如，反相器単元)中的PMOS晶体管的源扱，在与VDD电源轨相同的金属层中形成金属部件(公知为点动器，jog)。点动器具有ー个与VDD电源轨连接的端部。点动器直接延伸到PMOS晶体管源极上方，从而可以形成接触塞将点动器jog连接到PMOS晶体管的源扱。当成行地布置标准单元时，存在许多从电源轨直接延伸到直接处在相应的标准单元上方的点动器。由于电源轨比点动器宽得多，所以存在形成点动器的待解决的エ艺问题。另外，现有的电源布线方案需要大量的布线资源(诸如，芯片区域)，该布线资源另外可以被用于信号线的布线。
技术实现思路
为了解决现有技术中所存在的问题，根据本专利技术的ー个方面，提供了一种电路，包括半导体衬底；底部金属层，位于所述半导体衬底的上方，其中，在所述半导体衬底和所述底部金属层之间没有附加的金属层；以及单元，包括位于所述底部金属层下方的栓塞层级电源轨(plug-level power rail)。在该电路中，所述栓塞层级电源轨延伸至所述单元的三个边界。在该电路中，进ー步包括附加的栓塞层级电源轨，延伸至所述单元的三个边界，其中，所述附加的栓塞层级电源轨和所述栓塞层级电源轨分别是VDD电源轨和VSS电源轨。在该电路中，进ー步包括:Ml电源轨，位于所述単元和所述底部金属层中，其中，所述Ml电源轨穿过通孔与所述栓塞层级电源轨电连接，并且其中，所述Ml电源轨延伸至所述单元的三个边界。在该电路中，进ー步包括多个标准単元，形成为行，其中，所述栓塞层级电源轨是延伸到所述多个标准单元中的电源轨的一部分。在该电路中，进ー步包括多个栅电极，位于所述多个标准単元中，并且具有均匀的间距，其中，所述多个栅电极相互平行，并且其中，所述多个栅电极的纵向方向垂直于所述栓塞层级电源轨的纵向方向。在该电路中，进ー步包括晶体管，所述晶体管包括栅电极；接触塞，位于所述栅电极和所述底部金属层中的金属部件之间，并且将所述栅电极和所述底部金属层中的金属部件互连；以及栓塞层级导线，将所述晶体管的源扱/漏极区域与所述栓塞层级电源轨相连接，其中，所述栓塞层级导线的顶面基本上与所述栓塞层级电源轨的顶面齐平。在该电路中，进ー步包括通孔，位于所述接触塞和所述底部金属层中的金属部件之间，并且将所述接触塞和所述底部金属层中的金属部件互连。根据本专利技术的另一方面，提供了一种电路，所述电路包括単元，包括第一边界、第二边界、第三边界和第四边界，其中，所述第一边界和所述第二边界相互平行，并且其中，所述第三边界和所述第四边界相互平行，并且垂直于所述第一边界和所述第二边界；栓塞层级VDD电源轨，延伸至所述第一边界、所述第二边界和所述第三边界；栓塞层级VSS电源轨，延伸至所述第一边界、所述第二边界和所述第四边界；M1 VDD电源轨，延伸至所述第一 边界、所述第二边界和所述第三边界，其中，所述Ml VDD电源轨位于底部金属层中，并且直接位于所述栓塞层级VDD电源轨上方；以及Ml VSS电源轨，轨延伸至所述第一边界、所述第ニ边界和所述第四边界，其中，所述Ml VSS电源轨位于底部金属层中，并且直接位于所述栓塞层级VSS电源轨上方。在该电路中，进ー步包括第一通孔，位于所述栓塞层级VDD电源轨和所述Ml VDD电源轨之间，并且将所述栓塞层级VDD电源轨和所述MlVDD电源轨互连；以及第二通孔，位于所述栓塞层级VSS电源轨和所述Ml VSS电源轨之间，并且将所述栓塞层级VSS电源轨和所述Ml VSS电源轨互连。在该电路中，进ー步包括晶体管，位于所述単元中，其中，所述栓塞层级VDD电源轨的底面和所述栓塞层级VSS电源轨的底面基本上与所述晶体管的栅电极的顶面齐平。在该电路中，进ー步包括栓塞层级导线，将所述晶体管的源扱/漏极区域与所述栓塞层级VDD电源轨和所述栓塞层级VSS电源轨中的一个相连接，其中，所述栓塞层级导线的顶面基本上与所述栓塞层级VDD导电轨和所述栓塞层级VSS导电轨的顶面齐平。在该电路中，其中，所述栓塞层级导线包括接触所述栓塞层级VDD电源轨和所述栓塞层级VSS电源轨中的一个的端部。在该电路中，其中，所述栓塞层级导线以及所述栓塞层级VDD电源轨和所述栓塞层级VSS电源轨中的ー个形成连续区域。在该电路中，进ー步包括栅电极，位于所述単元中，并且具有与所述第一边界和所述第二边界平行的纵向方向，其中，所述栅电极被布置在所述栓塞层级VDD电源轨和所述栓塞层级VSS电源轨之间，并且与所述栓塞层级VDD电源轨和所述栓塞层级VSS电源轨间隔开。根据本专利技术的另一方面，提供了ー种电路，包括第一行単元；第二行単元，所述第二行単元与所述第一行単元相邻；栓塞层级电源轨，沿着所述第一行和所述第二行的界面延伸，其中，所述栓塞层级电源轨包括延伸到所述第一行単元和所述第二行単元的每个単元中的部分；M1电源轨，沿着所述第一行和所述第二行的界面延伸，其中，所述Ml电源轨包括延伸到所述第一行単元和所述第二行単元的每个单元中的部分，并且其中，Ml电源轨位于底部金属层中，所述Ml电源轨直接位于栓塞层级电源轨上方；以及多个通孔，将所述栓塞层级电源轨和所述Ml电源轨相连接。在该电路中，所述栓塞层级电源轨和所述Ml电源轨是VDD电源轨。在该电路中，所述栓塞层级电源轨和所述Ml电源轨是VSS电源轨。在该电路中，进ー步包括半导体衬底；以及晶体管，位于所述第一行中的単元中，所述晶体管包括栅电极，位于所述半导体衬底上方；源极区域，延伸到所述半导体衬底中；以及栓塞层级导线，将所述源极区域与所述栓塞层级电源轨电连接，其中，所述栓塞层级导线的顶面与所述栓塞层级电源轨的顶面齐平。在该电路中，所述栓塞层级电源轨的至少一部分位于栅电极上方。附图说明 为了更全面地理解实施例及其优点，现參考结合附图所进行的以下描述，其中图I示出根据实施例的标准单元的布局，其中，栓塞层级电源轨用于向标准单元提供电源；图2是图I中示出的单元的部分的透视图；图3至图5B是从图I中所示的结构中得到的横截面图；以及图6示出了多个成行地布置的单元，其中，这些单元的栓塞层级电源轨被互连成长电源轨。具体实施例方式下面，详细论述本专利技术实施例的制造和使用。然而，应该理解，本专利技术提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅是说明性的，而不限制本专利技术的范围。根据实施例提供电源轨的新式布局方案以及所得本文档来自技高网...

【技术保护点】
一种电路，包括：半导体衬底；底部金属层，位于所述半导体衬底的上方，其中，在所述半导体衬底和所述底部金属层之间没有附加的金属层；以及单元，包括位于所述底部金属层下方的栓塞层级电源轨。

【技术特征摘要】
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【专利技术属性】
技术研发人员：侯永清，林学仕，田丽钧，陈淑敏，苏品岱，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：