静电放电保护电路制造技术

一种静电放电保护电路，设有一第一硅控整流器(SCR，Silicon?Controlled?Rectifier)与一触发电路；触发电路设有一第一金属氧化物半导体晶体管与一第二晶体管，在静电放电发生时触发第一硅控整流器，并提供一个与第一硅控整流器并联的第二硅控整流器。本发明专利技术设有触发电路，得以在静电放电发生时快速触发硅控整流器导通，等效上就是降低硅控整流器的触发电压。而触发电路本身又可提供另一并联的硅控整流器，进一步增强对静电放电电流的导通能力。

【技术实现步骤摘要】

本专利技术涉及一种静电放电保护电路，且特别涉及一种基于硅控整流器的静电放电保护电路。
技术介绍
芯片/集成电路是现代信息社会最重要的硬件基础。为了要和外界电路交换信号，芯片设有输出入接垫；为了汲取运行所需的电力，芯片也会设置电力接垫，如 电源接垫与地端接垫，分别耦接工作电压与地端电压。不过，高电压的静电放电也会由接垫传导至芯片内部；为了避免芯片内部的电路被静电放电伤害，芯片内必须设置静电放电保护电路。静电放电保护电路会在静电放电发生时为静电放电的电流提供导通路径，使静电放电的大电流不至于伤害芯片的内部电路。在各种静电放电保护技术中，有一种是基于硅控整流器的静电放电保护技术。在一定的布局面积下，硅控整流器能比其他种类的半导体元件导通更多的电流，而高电流导通能力正是静电放电保护技术的重要需求之一。然而，基于硅控整流器的静电放电保护技术尚有许多缺点有待克服。例如，硅控整流器的触发电压较高，且吸持电压(holdingvoltage)较低。施加于娃控整流器的电压需高于触发电压才能使娃控整流器导通；触发电压过高，就无法快速地响应静电放电事件。当硅控整流器导通后，只要施加的电压高于吸持电压，硅控整流器就会持续导通；吸持电压过低，硅控整流器就会在芯片正常运行时导通，干扰芯片中其他内部电路的运行。基于硅控整流器的公知静电放电保护技术可简述如下。一种公知技术中，如Russ等人于电力过应力/静电放电研讨会(Electrical Overstress/Electrostatic DischargeSymposium)，2001提出的论文“GGSCRs :在深层次微米CMOS工艺中由用于ESD保护的硅控整流器触发的GGNMOS，，(GGSCRs GGNMOS Triggered silicon controlled rectifiers forESDprotection in deep sub-micron CMOS processes),娃控整流器搭配一栅极接地的金属氧化物半导体晶体管以降低其触发电压。另外，美国专利US7589944与美国专利申请案US2002/0130366、US2007/0096213、US2009/0268359 与 US2010/0027173 等也提及硅控整流器的静电放电保护技术。
技术实现思路
为了改进硅控整流器的静电放电保护技术，本专利技术提出一种搭配触发电路的硅控整流器静电放电保护技术；触发电路可以加速硅控整流器的触发，更额外提供一并联的寄生硅控整流器，能在静电放电发生时提供更高的电流导通能力。本专利技术的目的是提供一种静电放电保护电路，包括一第一硅控整流器与一触发电路。第一硅控整流器具有一第一耦接端、一第二耦接端与一控制端；第一耦接端与第二耦接端分别耦接一阳极端与一阴极端。触发电路包括一第一金属氧化物半导体晶体管与一第二晶体管。第一金属氧化物半导体晶体管具有一第一极、一第二极与一第三极；第一极与第三极分别耦接控制端与第二耦接端。第二晶体管具有一第四极与一第五极；第四极耦接阳极端，第五极耦接第二极。第一金属氧化物半导体晶体管与第二晶体管于第一耦接端与第二耦接端间提供一第二硅控整流器。本专利技术设有触发电路，得以在静电放电发生时快速触发硅控整流器导通，等效上就是降低硅控整流器的触发电压。而触发电路本身又可提供另一并联的硅控整流器，进一步增强对静电放电电流的导通能力。为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下。附图说明图I示意的是依据本专利技术一实施例的静电放电保护电路。图2示意的是依据本专利技术一实施例的静电放电保护电路布局。 图3至图10示意的是依据本专利技术不同实施例的静电放电保护电路。上述附图中的附图标记说明如下IOa-IOi :静电放电保护电路12a、12b :硅控整流器14a_14h:触发电路16a_16c、18、18b :串接电路20:电路布局22:反馈电路Ql-Q2、Qls-Q2s、Ml_M3、Mc、B2、DM2 :晶体管n0_n4、na、nc、nf、nib、nc2 :节点R0-Rl、Rs、Rf :电阻Dl-D2、Dla_Dlc、D2b :二极管NWl、NW2:n 型阱al_a8、gl_g2 :区域rl-r5 :绕线Iv :反相器具体实施例方式请参考图1，其所示意的是依据本专利技术一实施例的静电放电保护电路10a。静电放电保护电路IOa中设有一硅控整流器12a、一触发电路14a以及两个选择性设置的串接电路16a与18。节点na与nc为静电放电保护电路IOa的阳极端与阴极端；节点na与n2为硅控整流器12a的两个耦接端，节点n2经由串接电路16a耦接节点nc。节点n0则可视为硅控整流器12a的控制端。在此实施例中，硅控整流器12a由晶体管Q1、Q2与一电阻RO形成。晶体管Ql可以是一 NPN双极结型晶体管，其发射极、基极与集电极分别耦接节点na、n0与n3。晶体管Q2可以是一 PNP双极结型晶体管，其发射极、基极与集电极分别耦接节点n2、n3与n0。电阻RO则耦接于节点n2与n3之间。因此，在节点na与n2之间，晶体管Ql与Q2就形成了一个PNPN结型交错的硅控整流器。在图I的实施例中，触发电路14a设有晶体管Ml、M2与一电阻Rl。晶体管Ml可以是一 N沟道金属氧化物半导体晶体管，具有一漏极、一体极(body)、一源极与一栅极，分别耦接节点n0、n3、n2与nl。晶体管M2可以是一 P沟道金属氧化物半导体晶体管，也具有一漏极、一体极、一源极与一栅极，漏极耦接节点nl，体极、源极与栅极则共同耦接节点na。电阻Rl耦接于节点nl与n2之间。串接电路16a的两端分别耦接节点n2与nc。串接电路16a中可以设有预设数目个二极管D1，各二极管Dl串联于节点n2与nc之间。串接电路16a中可以不设任何二极管Dl ;也就是说，串接电路16a可以省略，节点n2可以直接作为节点nc。串接电路16a中也可以设置单一二极管D1，其阳极与阴极分别耦接节点n2与nc。串接电路16a中也可设置多个二极管D1，其中一个二极管Dl的阳极耦接至节点n2，另一个二极管Dl的阴极耦接至节点nc，其他各二极管Dl的阴极则耦接另一二极管Dl的阳极。串接电路18的两端则分别耦接节点na与nc。串接电路18中可以设有预设数目个二极管D2，各二极管D2串联于节点na与nc之间。串接电路18中可以不设任何二极管 D2 ;也就是说，串接电路18可以省略。串接电路18中也可以设置单一二极管D2，其阳极与阴极分别耦接节点nc与na。另一实施例中，串接电路18中设置多个二极管D2，其中一个二极管D2的阳极耦接至节点nc，另一个二极管Dl的阴极耦接至节点na，其他各二极管Dl的阴极则耦接另一二极管Dl的阳极。静电放电保护电路IOa可设置于芯片中以保护芯片的内部电路。例如说，节点na可以耦接于芯片的电源接垫或信号输出入接垫，节点nc则可以耦接芯片内的地端电压。静电放电保护电路IOa的运行情形可以描述如下。在触发电路14a中，晶体管M2会在节点na与节点nl间提供一等效(寄生)电容，而晶体管Ml与M2还会一起在节点na与n2间形成一寄生的娃控整流器12b。当静电放电发生于节点na与nc之间而使节点na上出现快速上升的本文档来自技高网...

【技术保护点】
一种静电放电保护电路，包含：一第一硅控整流器，具有一第一耦接端、一第二耦接端与一控制端；该第一耦接端与该第二耦接端分别耦接一阳极端与一阴极端；以及一触发电路，包含：一第一金属氧化物半导体晶体管，具有一第一极、一第二极与一第三极；该第一极与该第三极分别耦接该控制端与该第二耦接端；以及一第二晶体管，具有一第四极与一第五极；该第四极耦接至该阳极端，该第五极耦接该第二极；该第一金属氧化物半导体晶体管与该第二晶体管于该第一耦接端与该第二耦接端间提供一第二硅控整流器。

【技术特征摘要】

【专利技术属性】
技术研发人员：蔡佳谷，蔡富义，彭彦华，
申请(专利权)人：智原科技股份有限公司，
类型：发明
国别省市：