芯片物理完整性探测装置和系统制造方法及图纸

本实用新型专利技术提供了一种芯片物理完整性探测装置和系统。涉及集成电路的安全防护技术；解决了现有芯片保护技术不能满足芯片安全性能要求的问题。该装置包括：至少一个受控开关，每个受控开关对应有一个或多个探测器，所述探测器和其对应的受控开关通过覆盖在芯片表面的金属完整性检测线网相连接；所述受控开关经由数据写入端接收外部测试信号，将所述外部测试信号通过所述金属完整性检测线网发送至该受控开关对应的探测器；所述探测器接收其对应的受控开关经由所述金属完整性检测线网发送的信号，并将所述信号经由数据输出端输出。本实用新型专利技术提供的技术方案适用于集成电路芯片，实现了高可靠性的芯片物理完整性检测机制。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及集成电路的安全防护技术，具体涉及一种芯片物理完整性探测装置和系统。
技术介绍
芯片的应用环境越来越复杂，比如网络环境、手机应用环境受到黑客、软件攻击的几率越来越大，另一方面芯片本身的应用对芯片的安全性也提出了更高的要求，比如社保类智能卡、银行卡、USB key等。芯片应用的变化要求芯片具备更高的安全性能，而现有的芯片保护技术不能满足这一需求
技术实现思路
本技术提供了一种芯片物理完整性探测装置和系统，解决了现有芯片保护技术不能满足芯片安全性能要求的问题。一种芯片物理完整性探测装置，包括至少一个受控开关，每个受控开关对应有一个或多个探测器，所述探测器和其对应的受控开关通过覆盖在芯片表面的金属完整性检测线网相连接；所述受控开关经由数据写入端接收外部测试信号，将所述外部测试信号通过所述金属完整性检测线网发送至该受控开关对应的探测器；所述探测器接收其对应的受控开关经由所述金属完整性检测线网发送的信号，并将所述信号经由数据输出端输出。优选的，所述外部测试信号具体为写入所述受控开关的控制字。优选的，所述受控开关为缓冲器(buffer)，该受控开关对应的探测器为反相器(inverter);或,所述受控开关为buffer,该受控开关对应的探测器为buffer ;或，所述受控开关为inverter,该受控开关对应的探测器为buffer。优选的，所述金属完整性检测线网覆盖于芯片部分或全部表面，所述芯片表面包括芯片顶面、芯片内金属布线间隙和芯片侧边。优选的，所述金属完整性检测线网为单层线路平铺；或，所述金属完整性检测线网为多层线路堆叠，不同层线路之间成任意度数夹角。优选的，所述金属完整性检测线网包括连接于一受控开关和一该受控开关对应的探测器的线路，每条线路线宽2um 3um，相邻的两条线路或同一条线路平行相邻的两条线路段之间的间距为Ium 2um。优选的，所述受控开关和探测器均具体为可控互补金属氧化物半导体(CMOS)器件，或集成电路开发受控器件。本专利技术还提供了一种芯片物理完整性探测系统，包括状态检测控制单元和至少一个上述的芯片物理完整性探测装置，所述状态检测控制单元一端与所述芯片物理完整性探测装置的数据写入端相连，所述状态检测控制单元的另一端与所述芯片物理完整性装置的数据输出端相连；所述状态检测控制单元通过所述数据写入端向所述芯片物理完整性探测装置写入测试信号，通过所述芯片物理完整性装置的数据输出端读取该芯片物理完整性装置输出的信号。优选的，在所述芯片物理完整性探测系统包括两个或两个以上所述芯片物理完整性探测装置时，各芯片物理完整性探测装置的金属完整性检测线网覆盖所述芯片表面的部分或全部位置。优选的，所述状态检测控制单元为中央处理器(CPU)或数字信号处理器(DSP)或协处理器或数字电路逻辑模块或模拟电路模拟模块。本专利技术提供了一种芯片物理完整性探测装置和系统，由状态检测控制单元控制至少一个芯片物理完整性探测装置，所述状态检测控制单元一端与所述芯片物理完整性探测装置的数据写入端相连，所述状态检测控制单元的另一端与所述芯片物理完整性装置的数据输出端相连，所述状态检测控制单元通过所述数据写入端向所述芯片物理完整性探测装 置写入测试信号，通过所述芯片物理完整性装置的数据输出端读取该芯片物理完整性装置输出的信号，在系统中存在两个或两个以上所述芯片物理完整性探测装置时，各芯片物理完整性探测装置的金属完整性检测线网覆盖所述芯片表面的部分或全部位置，实现了同一芯片上多个不同金属完整性检测线网覆盖检测的机制，解决了现有芯片保护技术不能满足芯片安全性能要求的问题。附图说明图I为现有技术中通过探测线进行芯片保护探测的原理示意图；图2为本技术的实施例提供的一种芯片物理完整性探测装置的结构示意图；图3为本技术的实施例提供的一种芯片物理完整性探测系统的结构示意图；图4为本技术的MIS1、MIS2和MIN的连接关系示意图；图5为在shield(MIN)完整的情况下，MIS1、MIS2和MIN的工作原理示意图；图6为在shield(MIN)被破坏的情况下，MIS1、MIS2和MIN的工作原理示意图；图7为多MISl与多MIS2相对应时的连接关系示意图；图8为状态检测控制单元轮询原理的示意图。具体实施方式现有的芯片保护技术主要存在以下缺陷I、采用被动检测技术其检测的是静态信号，如图I所示，即芯片中每一根探测线上的电平固定，不可改变，靠探测这个固定电平是否变化来确定是否收到攻击，其设计原理上无法解决同一电平信号(0、0之间或1、1之间)被短接，造成探测功能失效的问题。2、检测方式固定不可配置现有技术中，具有多根覆盖芯片表面的探测线，可以被配置成不同的电平组合，但其配置后的状态不可改变，原理上无法实现不同产品之间的不同设置要求，同款芯片容易被同样方式攻击。也就是说在同一款芯片上，无法达到芯片I和芯片2探测配置的差别设置，完全无法应对这样一种攻击情况芯片攻击者根据分析芯片I的结果直接推断出芯片2的情况，直接进一步攻击。3、布线采用规则走线，布线规律容易分析。为了解决上述问题，本技术提供了一种芯片物理完整性探测装置和系统。下文中将结合附图对本技术的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。首先结合附图，对本技术的实施例一进行说明。本技术(顶层覆盖检测)涉及对芯片采取一定的物理保护，增强芯片抵抗物理攻击的能力，特别是在芯片的完整性受到破坏时(比如FIB、探针、去层)能够探测到，并发出报警信息，供芯片采取相应措施(比如停止工作、清除存储器等动作)。现有覆盖技术多采用静态检测，比较容易实施攻击，而且现有覆盖多采用简单的均匀布线技术，也比较容易实施针对布线的攻击。本技术提供的芯片物理完整性探测装置和系统针对这些问题做了重大改进，采用新的技术，包括一采用主动防御，二、是检测线分布无序化。本技术提供的芯片物理完整性探测装置，其结构如图2所示，包括 至少一个受控开关201，每个受控开关201对应有一个或多个探测器202，所述探测器202和其对应的受控开关201通过覆盖在芯片表面的金属完整性检测线网相连接；所述受控开关201经由数据写入端接收外部测试信号，将所述外部测试信号通过所述金属完整性检测线网发送至该受控开关201对应的探测器202 ；所述探测器202接收其对应的受控开关201经由所述金属完整性检测线网发送的信号，并将所述信号经由数据输出端输出。优选的，所述受控开关201为缓冲器(buffer)，该受控开关201对应的探测器为反相器(inverter);或，所述受控开关201为buffer，该受控开关201对应的探测器为buffer ;或，所述受控开关201为inverter,该受控开关201对应的探测器为buffer。优选的，所述金属完整性检测线网覆盖于芯片部分或全部表面，所述芯片表面包括芯片顶面、芯片内金属布线间隙和芯片侧边。优选的，所述金属完整性检测线网为单层线路平铺；或，所述金属完整性检测线网为多层线路堆叠，不同层线路之间成任意度数夹角。优选的，所述金属完整性检测线网包括连接于一受控开关201和一该受控开关201对应的探测器202的线路本文档来自技高网...

【技术保护点】
一种芯片物理完整性探测装置，其特征在于，包括至少一个受控开关，每个受控开关对应有一个或多个探测器，所述探测器和其对应的受控开关通过覆盖在芯片表面的金属完整性检测线网相连接；所述受控开关经由数据写入端接收外部测试信号，将所述外部测试信号通过所述金属完整性检测线网发送至该受控开关对应的探测器；所述探测器接收其对应的受控开关经由所述金属完整性检测线网发送的信号，并将所述信号经由数据输出端输出。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈百顺，朱磊，孙东昱，
申请(专利权)人：大唐微电子技术有限公司，
类型：实用新型
国别省市：