一种具有确定输出状态的选择器电路制造技术

本发明专利技术公开了一种具有确定输出状态的选择器电路，涉及集成电路技术，其一路选择器包括：传输门、反相器、PMOS上拉管。控制电路输出的控制位接传输门NMOS管栅极，控制位经反相器控制传输门PMOS管栅极，PMOS上拉管的栅极与控制位相接，PMOS上拉管源级接电源端vdd，漏极接传输门输出端。本发明专利技术电路能确保当所有的输出控制位为零时，选择器的输出端不为浮空电平，而是通过PMOS上拉管拉至高电平，避免了输出端所接门电路的静态短路电流产生；本发明专利技术电路面积开销小、对PMOS上拉管参数要求不高，节省控制位数目，在消除静态短路电流的同时，对芯片的性能影响很小。

【技术实现步骤摘要】

本专利技术涉及集成电路
，是低功耗电路的结构设计。
技术介绍
由于ー些大規模电路中存在许多由控制电路控制的选择器电路，在芯片初始上电时，控制电路统ー输出固定为0或I的控制位，这 会导致选择器任何一路都不导通，输出为一浮空电平，从而导致后面所接的门电路的PMOS和NMOS同时导通，产生ー个静态短路电流，这个短路电流增加了芯片的静态功耗，直到控制电路开始工作使得选择器的一路被控制位选通，这个静态短路电流才会消失。尤其对于可编程逻辑阵列中的选择器电路，如果该选择器没有被用到參与相应功能电路的实现，(因为可编程逻辑阵列的资源是冗余的，根据用户所实现的不同的逻辑功能要用到不同的连线资源和逻辑资源，所以对于一次功能实现，并不是所有的电路都要被用到)这个静态短路电流就会一直存在，从而使得无论是在初始上电还是工作时，可编程逻辑阵列的功耗都会很大。如图7所示，现有通常的解决办法是将选择器由传输门改成传输管，后面加电平恢复电路X71，该电路由一个反相器加ー个PMOS上拉管组成(Jan M. Rabaey,Anantha Chandrakasan, Borivoje Nikolic,数字集成电路一设计透视，清华大学出版社.274-275. 2004)，这样虽然可以使选择器減少一半的管子数量，但后面需要加一个电平恢复电路X71和一个反相器X72 (保证信号的逻辑不变)，并且电平恢复电路中的PMOS上拉管的尺寸与选择器的传输管尺寸有紧密关联，需要通过仿真确定，如果尺寸调整不好会出现选择器工作时，其输出由于电平恢复电路中上拉管的上拉作用一直为高电平，输入信号无法正常传输，选择器不能正常工作，即使上拉管尺寸调整合理，信号可以正常输入，在芯片初始上电控制信号全部清零或置I时，选择器的输出仍为ー浮空电平，虽然通过电平恢复电路可以上拉到高电平，但上拉期间会使电平恢复电路中的反相器产生静态短路电流，为了确保选择器功能不会失效，上拉管都会做成倒比管，这就导致上拉时间较长，从而产生功耗。另ー种方法如图8所示，是在选择器X81的输出端加ー个PMOS管MP81，分配ー个控制位信号sram控制其栅极,其源级接电源端vdd,漏极接选择器的输出out(US6768335B1, Jul. 27，2004)，但这种方法要保证当芯片上电控制信号全部清零吋，sram要先于其他控制位清零以保证MP81先将选择器的输出out拉到高电平阻止后面所接门电路的短路电流产生，如果不用控制电路控制，就要用特定的电路控制，但要增加新的模块和验证，并且在芯片工作时要考虑该模块要先于控制电路工作。如果芯片上电时控制信号是置I操作，把MP81改成NMOS管，源级接gnd，漏极接out。还有ー种方法是如图10所示，用一种两输入传输门电路tgmux (如图9所示)搭建选择器(以八路选择器为例)，但如果这种门电路的级数过多，电路的驱动能力就会变差，信号的波形在高频时也会衰减，且面积上没有优势
技术实现思路
本专利技术的目的提出ー种具有确定输出状态的选择器电路，以克服现有技术的不足，其能够消除大規模电路初始上电过程中选择器输出不定态所导致的静态功耗。为达到上述目的，本专利技术的技术解决方案是—种具有确定输出状态的选择器电路，其一路选择器，包括一传输门，一反相器，一 PMOS上拉管；控制电路输出的一个控制位控制传输门的NMOS管的栅极，该控制位接反相器输出控制传输门PMOS管的栅极，传输门的输入端接数据信号；PM0S上拉管的栅极与控制位相连，源级接电源端vdd,漏极接传输门的输出端。所述的具有确定输出状态的选择器电路，其多路选择器电路，包括多个一路选择器，多个一路选择器的输出端并联作为多路选择器的输出端，多个一路选择器的各PMOS上拉管串联相接，一端PMOS上拉管的源级与电源端vdd相连，另一端PMOS上拉管的漏极与多路选择器的输出端相连，两端中间的相邻PMOS上拉管源、漏极相接；控制位数目与一路选择器输入端数目、及PMOS上拉管的数目相同。 所述的具有确定输出状态的选择器电路，其当由n个传输门并行排列组成n路选择器时，控制电路输出的n个控制位，每位及其所对应的反相器控制ー个传输门的开关，有n个PMOS上拉管串联，每个PMOS管的栅极与一个控制位相连；根据多路选择器的版图实现不同，从输入端到输出端的延时不同，将延时最长的那条路径上的传输门的控制位与版图上最靠近n路选择器输出端的PMOS上拉管的栅极相连，将延时最短的那条路径上的传输门的控制位与版图上最靠近电源端vdd的PMOS上拉管的栅极相连，串联PMOS上拉管的栅极按从n路选择器输出端到电源端vdd的顺序依次连接延时最长到最短的传输门的的控制位。所述的具有确定输出状态的选择器电路，其n个传输门组成的多路选择器，n =JX (k+1)，j为传输门阵列的行数，(k+1)为传输门阵列的列数，第一列有j个传输门，控制电路输出的一个控制位控制这j个传输门的NMOS管的栅极，该控制位接一个反相器输出控制这j个传输门的PMOS管的栅极，这j个传输门的输入端接j个数据信号，即每个传输门的输入端接一个数据信号，共有k列这样的结构，一共有(jXk)个输入端，共需k个控制位，前一列j个传输门的输出端接下一列对应位置的j个传输门的输出端；第(k+1)列也由j个传输门组成，控制电路输出的j个控制位，每位控制ー个传输门的NMOS管的栅极，每个控制位接一个反相器输出控制传输门的PMOS管的栅极,第(k+1)列的传输门输入端与前k列对应位置传输门的输出端相连,第(k+1)列的传输门的输出端并联在一起作为该(jXk)路选择器的输出端，有j个PMOS上拉管串联，每个PMOS上拉管的栅极与第(k+1)列的j个控制位中的一位相连，一端PMOS上拉管的源级与电源端vdd相连,另一端PMOS上拉管的漏极与(jXk)路选择器的输出端相连，两端中间的相邻PMOS上拉管源、漏极相接。—种具有确定输出状态的选择器电路，其一路选择器，包括一传输门，一反相器，一 NMOS下拉管；控制电路输出的一个控制位控制传输门的PMOS管的栅极，该控制位接反相器输出控制传输门NMOS管的栅极，传输门的输入端接数据信号；NM0S下拉管的栅极与控制位相连，源级接电源端gnd,漏极接传输门的输出端。所述的具有确定输出状态的选择器电路，其多路选择器电路，包括多个一路选择器，多个一路选择器的输出端并联作为多路选择器的输出端，多个一路选择器的各NMOS下拉管串联相接，一端NMOS下拉管的源级与电源端gnd相连,另一端NMOS下拉管的漏极与多路选择器的输出端相连，两端中间的相邻NMOS下拉管源、漏极相接；控制位数目与一路选择器输入端数目、及NMOS下拉管的数目相同。所述的具有确定输出状态的选择器电路，其当由n个传输门并行排列组成n路选择器时，控制电路输出的n个控制位，每位及其所对应的反相器控制ー个传输门的开关，有n个NMOS下拉管串联，每个NMOS下拉管的栅极与一个控制位相连；根据多路选择器的版图实现不同，从输入端到输出端的延时不同，将延时最长的那条路径上的传输门的控制位与版图上最靠近n路选择器输出端的NMOS下拉管的栅极相连，将延时最短的那条路径上的传输门的控制位与版图上最靠近电源端gnd的NMOS下拉管的栅极相连本文档来自技高网...

【技术保护点】
一种具有确定输出状态的选择器电路，其特征在于，一路选择器，包括一传输门，一反相器，一PMOS上拉管；控制电路输出的一个控制位控制传输门的NMOS管的栅极，该控制位接反相器输出控制传输门PMOS管的栅极，传输门的输入端接数据信号；PMOS上拉管的栅极与控制位相连，源级接电源端vdd，漏极接传输门的输出端。

【技术特征摘要】
1.ー种具有确定输出状态的选择器电路，其特征在于，一路选择器，包括一传输门，一反相器，一 PMOS上拉管；控制电路输出的一个控制位控制传输门的NMOS管的栅极，该控制位接反相器输出控制传输门PMOS管的栅极，传输门的输入端接数据信号；PM0S上拉管的栅极与控制位相连，源级接电源端vdd,漏极接传输门的输出端。2.根据权利要求I所述的具有确定输出状态的选择器电路，其特征在于，多路选择器电路，包括多个一路选择器，多个一路选择器的输出端并联作为多路选择器的输出端，多个一路选择器的各PMOS上拉管串联相接，一端PMOS上拉管的源级与电源端vdd相连，另ー端PMOS上拉管的漏极与多路选择器的输出端相连，两端中间的相邻PMOS上拉管源、漏极相接；控制位数目与一路选择器输入端数目、及PMOS上拉管的数目相同。3.根据权利要求2所述的具有确定输出状态的选择器电路，其特征在于，当由n个传输门并行排列组成n路选择器时，控制电路输出的n个控制位，每位及其所对应的反相器控制ー个传输门的开关，有n个PMOS上拉管串联，每个PMOS管的栅极与一个控制位相连；根据多路选择器的版图实现不同，从输入端到输出端的延时不同，将延时最长的那条路径上的传输门的控制位与版图上最靠近n路选择器输出端的PMOS上拉管的栅极相连，将延时最短 的那条路径上的传输门的控制位与版图上最靠近电源端vdd的PMOS上拉管的栅极相连，串联PMOS上拉管的栅极按从n路选择器输出端到电源端vdd的顺序依次连接延时最长到最短的传输门的的控制位。4.根据权利要求2所述的具有确定输出状态的选择器电路，其特征在干，n个传输门组成的多路选择器，n = jX(k+l)，j为传输门阵列的行数，(k+1)为传输门阵列的列数，第一列有j个传输门，控制电路输出的一个控制位控制这j个传输门的NMOS管的栅极，该控制位接一个反相器输出控制这j个传输门的PMOS管的栅极，这j个传输门的输入端接j个数据信号，即每个传输门的输入端接一个数据信号，共有k列这样的结构，一共有(jXk)个输入端，共需k个控制位，前一列j个传输门的输出端接下一列对应位置的j个传输门的输出端；第(k+1)列也由j个传输门组成，控制电路输出的j个控制位，姆位控制ー个传输门的NMOS管的栅极，每个控制位接一个反相器输出控制传输门的PMOS管的栅极，第(k+1)列的传输门输入端与前k列对应位置传输门的输出端相连,第(k+1)列的传输门的输出端并联在一起作为该(jXk)路选择器的输出端，有j个PMOS上拉管串联，每个PMOS上拉管的栅极与第(k+1)列的j个控制位中的一位相连,一端PMOS上拉管的源级与电源端vdd相连，另一端PMOS上拉管的漏极与(jXk)路选择器的输出端相连，两端中间的相邻PMOS上拉管源、漏极相接。...

【专利技术属性】
技术研发人员：杨海钢，王一，
申请(专利权)人：中国科学院电子学研究所，
类型：发明
国别省市：