一种亚阈值低功耗的全加器制造技术

技术编号:7919346 阅读:258 留言:0更新日期:2012-10-25 04:34
本发明专利技术提供一种亚阈值低功耗的全加器具有第一至第三输入端、进位输出端和加和输出端,所述全加器的最低工作电压小于等于0.21V,所述全加器包括,第一级电路,其输出端接第一节点,所述第一级电路用于输出进位相关信号;缓冲器,其输入端接所述第一节点,其输出端接第二节点,所述第二节点接所述进位输出端;第二级电路,其输入端接所述第二节点,所述第二级电路用于输出加和相关信号。本发明专利技术所述亚阈值低功耗的全加器适用于亚阈值低电压条件,电路工作条件覆盖所有的工艺角和苛刻的温度范围(-40℃至100℃),克服了制造过程中工艺偏差带来的电路特性偏差,同时使得电路能够在不同环境下正常工作,适用于无线传感网络的节点电路。

【技术实现步骤摘要】

本专利技术所涉及的是一种数字集成电路领域的基本电路单元,尤其是涉及一种亚阈值低功耗的全加器电路。
技术介绍
无线传感网络(Wireless Sensor Network,简称WSN)是当前在国际上备受关注的研究领域,它综合了传感器技术、嵌入式计算技术、分布式信息处理技术和无线通讯技术等,通过大量的、具有微处理能力的微型传感器节点组成的网络来协同地实时监测、感知和采集网络覆盖区域中各种环境或监测对象的信息,对其进行处理,这些处理后的信息通过无线方式被发送,并以自组多跳的网络方式传送到用户终端,以供给观察者利用和分析。这些传感器节点构成了无线传感网络的基本单元。在无线传感网络系统中,由于电池的容量有限,系统节点中的处理器需要具有极低的功耗才能延长节点的寿命。这些网络节点的处理器对于速度的要求不高,这样我们可以设计亚阈值的电路应用于无线传感网络的节点。所谓亚阈值电路,是指电路的工作电压在晶体管的阈值附近或以下。图I为本专利技术现有技术中的全加器的结构示意图,如图I所示,基本的CMOS全加器主要电路分为第一级电路和第二级电路,第一级电路的输出端Cob经一个反相器后连到输出端Co,第二级电路的输出端Sb经一个反相器后连到输出端S。数据通路是处理器的核心,典型的数据通路是由如算术运算器或逻辑运算器组合而成,其中加法器(通常指全加器)是数据通路中最常用也是最核心的单元之一。因此降低其功耗能够有效地降低整个处理器电路的功耗。一个全加器的逻辑功能可以由以下两个布尔表达式表示-.S = AmB^Ci IC^A^B + C,其中,A, B, Ci分别表不全加器的两个输入和进位输入(carry in), S,Co分别表示全加器的和(sum)输出和进位输出(carry out)。由于一个CMOS (Complementary Metal Oxide Semiconductor)门的动态功耗与其供电电压(VDD)的平方成正比,因此降低电路的工作电压能够有效的降低电路的功耗。基于这个原因,亚阈值电路通常具有极低的功耗,同时电路的速度也比较慢。亚阈值电路的设计有一套完整的方法和流程。基于这个方法和SMIC 0.18微米(um)工艺库设计了一套比较完整的亚阈值电路单元库。其中大部分单元的最低工作电压能够达到0. 21伏特(Volts,简称V),而全加器的最低工作电压却在0. 23V,致使整个电路最低工作电压只能到0. 23V。最低工作电压的定义是在一定的温度范围内(_40°C至100°C )和所有的工艺角下电路具有正确的逻辑功能的供电电压的最小值。
技术实现思路
本专利技术意在解决上述问题,提供一种全加器,使其最低工作电压能够到达0.21V以下。为解决上述技术问题,本专利技术提供一种亚阈值低功耗的全加器,具有第一至第三输入端、进位输出端和加和输出端,所述全加器的最低工作电压小于等于0. 21V,所述全加器包括,第一级电路,其输出端接第一节点,所述第一级电路用于输出进位相关信号;缓冲器,其输入端接所述第一节点,其输出端接第二节点,所述第二节点接所述进位输出端;第二级电路,其输入端接所述第二节点,所述第二级电路用于输出加和相关信号。进一步的,所述第一级电路包括第一级上拉单元和第一级下拉单元,所述第一级上拉单元连接于高电平端和所述第一节点之间,所述第一级下拉单元连接于低电平端和所述第一节点之间,所述第一级上拉单元用于输出高电平状态的进位信号,所述第一级下拉 单元用于输出低电平状态的进位信号。进一步的,所述第一级上拉单元包括第一至第五晶体管,其中,第一晶体管的源极接高电平端,其栅极接第一输入端;第二晶体管的源极接所述第一晶体管的漏极,所述第二晶体管的栅极接第二输入端;第三晶体管的源极接所述第二晶体管的漏极,所述第三晶体管的漏极接所述第一节点,所述第三晶体管的栅极接第一输入端;第四晶体管的源极接高电平端,其漏极接所述第一晶体管的漏极,所述第四晶体管的栅极接第二输入端;第五晶体管的源极接所述第四晶体管的漏极,所述第五晶体管的漏极接所述第一节点,所述第五晶体管的栅极接第三输入端。进一步的,所述第一晶体管的宽长比为6 10,所述第二晶体管和第三晶体管的宽长比为14 18,所述第四晶体管和第五晶体管的宽长比为6 10。进一步的,所述第一至第五晶体管为PMOS管。进一步的,所述第一级下拉单元包括第六至第十晶体管,其中,第六晶体管的漏极接第一节点,其栅极接第三输入端;第七晶体管的漏极接第六晶体管的源极,所述第七晶体管的源极接低电平端,所述第七晶体管的栅极接第一输入端;第八晶体管的漏极接第六晶体管的源极,所述第八晶体管的源极接低电平端,所述第八晶体管的栅极接第二输入端;第九晶体管的漏极接第一节点,其栅极接第一输入端;第十晶体管的漏极接所述第九晶体管的源极,所述第十晶体管的源极接地,所述第十晶体管的栅极接第二输入端。进一步的,所述第六晶体管至第十晶体管的宽长比为2 6。进一步的,所述第六至第十晶体管为NMOS管。进一步的,所述第二级电路包括第二级上拉单元和第二级下拉单元,所述第一级上拉单元连接于高电平端和所述第三节点之间,所述第二级下拉单元连接于低电平端和所述第三节点之间,所述第二级上拉单元用于输出高电平状态的加和信号,所述第二级下拉单元用于输出低电平状态的加和信号,所述第三节点接所述加和输出端。进一步的,所述第二级上拉单元包括第十一至第十七晶体管,其中,第十一晶体管的源极接高电平端,其栅极接第三输入端;第十二晶体管的源极接所述第十一晶体管的漏极,所述第十二晶体管的栅极接第二节点,所述第十二晶体管的漏极接第三节点;第十三晶体管的源极接高电平,其栅极接第一输入端,所述第十三晶体管的漏极接所述第十二晶体管的漏极;第十四晶体管的源极接高电平,其栅极接第二输入端,其漏极接所述第十三晶体管的漏极;第十五晶体管的源极接所述第十四晶体管的漏极,所述第十五晶体管的栅极接第一输入端; 第十六晶体管的源极接所述第十五晶体管的漏极,第十六晶体管的栅极接所述第二输入端;第十七晶体管的源极接所述第十六晶体管的漏极,第十七晶体管的栅极接所述第三输入端,所述第十七晶体管的漏极接所述第三节点。进一步的,所述第十一晶体管至第十四晶体管的宽长比为6 10,所述第十五晶体管至第十七晶体管的宽长比为20 28。进一步的,所述第十一至第十七晶体管为PMOS管。进一步的,所述第二级下拉单元包括第十八至第二十四晶体管,其中,第十八晶体管的漏极接第三节点,其栅极接第二节点;第十九晶体管的漏极接所述第十八晶体管的源极,所述第十九晶体管的栅极接第一输入端,所述第十九晶体管的源极接低电平端;第二十晶体管的漏极接所述第十八晶体管的源极,所述第二十晶体管的栅极接第二输入端,所述第二十晶体管的源极接低电平端;第二十一晶体管的漏极接所述第十八晶体管的源极,所述第二十一晶体管的栅极接第三输入端,所述第二十一晶体管的源极接低电平端;第二十二晶体管的漏极接第三节点,其栅极接第三输入端;第二十三晶体管的漏极接所述第二十二晶体管的源极,所述第二十三晶体管的栅极接所述第一输入端;第二十四晶体管的漏极接所述第二十三晶体管的源极,所述第二十四晶体管的栅极接所述第二输入端,所述第二十四晶体管的漏极接低电平端。进一步的,所述第十八晶体管的宽长比本文档来自技高网
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【技术保护点】
一种亚阈值低功耗的全加器,具有第一至第三输入端、进位输出端和加和输出端,其特征在于,所述全加器的最低工作电压小于等于0.21V,所述全加器包括,第一级电路,其输出端接第一节点,所述第一级电路用于输出进位相关信号;缓冲器,其输入端接所述第一节点,其输出端接第二节点,所述第二节点接所述进位输出端;第二级电路,其输入端接所述第二节点,所述第二级电路用于输出加和相关信号。

【技术特征摘要】

【专利技术属性】
技术研发人员:金威鲁晟何卫锋毛志刚
申请(专利权)人:上海交通大学
类型:发明
国别省市:

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