本发明专利技术公开了混合晶面双应变硅基CMOS集成器件及制备方法，其过程为：制备一片SOI衬底，上层基体材料为（110）晶面，下层基体材料为（100）晶面；在600～800℃，在NMOS区域刻蚀出深槽，选择性生长晶面为（100）的应变Si外延层，在该外延层上制备应变Si沟道NMOS；在除NMOS有源区外的区域，选择性生长晶面为（110）的应变SiGe外延层，在该外延层上制备沟道的压应变SiGe沟道PMOS；光刻引线，构成导电沟道为22～45nm的混合晶面CMOS集成电路。本发明专利技术充分了利用张应变Si材料电子迁移率高于体Si材料和压应变SiGe材料电子迁移率高于体Si材料以及迁移率各向异性的特点，基于SOI衬底，制备出了性能增强的混合晶面双应变Si基CMOS集成器件及电路。
【技术实现步骤摘要】
本专利技术属于半导体集成电路
，尤其涉及一种混合晶面双应变硅基CMOS集成器件及制备方法。
技术介绍
在信息技术高度发展的当代，以集成电路为代表的微电子技术是信息技术的关键。集成电路作为人类历史上发展最快、影响最大、应用最广泛的技术，其已成为衡量一个国家科学技术水平、综合国力和国防力量的重要标志。对微电子产业发展产生巨大影响的“摩尔定律”指出集成电路芯片上的晶体管数目，约每18个月增加I倍，性能也提升I倍。40多年来，世界微电子产业始终按照这条定律不断地向前发展，电路规模已由最初的小规模发展到现在的超大规模。Si材料以其优异的性能，在微电子产业中一直占据着重要的地位，而以Si材料为基础的CMOS集成电路以低功耗、低噪声、高输入阻抗、高集成度、可靠性好等优点在集成电路领域中占据着主导地位。随着器件特征尺寸的逐步减小，尤其是进入纳米尺度以后，微电子技术的发展越来越逼近材料、技术、器件的极限，面临着巨大的挑战。当器件特征尺寸缩小到65纳米以后，MOS器件中的短沟效应、强场效应、量子效应、寄生参量的影响、工艺参数涨落等问题对器件泄漏电流、亚阈特性、开态/关态电流等性能的影响越来越突出；而且随着无线移动通信的飞速发展，对器件和集成电路的性能，如频率特性、噪声特性、封装面积、功耗和成本等提出了更高的要求，传统硅基工艺制备的器件和集成电路越来越无法满足新型、高速电子系统的需求。CMOS集成电路的一个重要性能指标，是NMOS与PMOS的驱动能力，而电子和空穴的迁移率分别是决定其驱动能力的关键因素之一。为了提高NMOS和PMOS器件的性能进而提高CMOS集成电路的性能，两种载流子的迁移率都应当尽可能地高。早在上世纪五十年代，就已经研究发现在硅材料上施加应力，会改变电子和空穴的迁移率，从而改变半导体材料上所制备的NMOS与PMOS的性能。但电子和空穴并不总是对同种应力做出相同的反应。同时，在相同的晶面上制备NMOS和PM0S，它们的迁移率并不能同时达到最优。
技术实现思路
本专利技术的目的在于提供一种混合晶面双应变硅基CMOS集成器件，克服以上现有技术中的存在的缺陷，在不降低一种类型器件的载流子的迁移率的情况下，提高另一种类型器件的载流子的迁移率，提供一种混合晶面双应变硅基CMOS集成器件及电路的制备方法。本专利技术的目的在于提供一种混合晶面双应变硅基CMOS集成器件，所述器件衬底为SOI材料。进一步、NMOS和PMOS器件的晶面不同，其中NMOS的晶面为(100)，PMOS的晶面为(110)。进一步、NMOS和PMOS的沟道均为应变材料，其中NMOS的导电沟道是张应变Si，PMOS的导电沟道是压应变SiGe。本专利技术的另一目的在于提供一种所述混合晶面双应变硅基CMOS集成器件的及电路的制备方法，包括如下步骤第一步、选取两片Si片，一块是N型掺杂浓度为I 5X IO15CnT3的Si (110)衬底片，作为上层基体材料，另一块是P型掺杂浓度为I 5X IO15CnT3的Si (100)衬底片，作为下层基体材料，对两片Si片表面进行氧化，氧化层厚度为0. 5^1 u m，采用化学机械抛光(CMP)工艺对两个氧化层表面进行抛光；第二步、对上层基体材料中注入氢，并将两片Si片氧化层相对置于超高真空环境中在350 480°C的温度下实现键合；将键合后的Si片温度升高100 200°C，使上层基体材料在注入的氢处断裂，对上层基体材料多余的部分进行剥离，保留IOOlOOnm的Si材料， 并在其断裂表面进行化学机械抛光(CMP)，形成SOI衬底；第三步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2，光刻NMOS有源区，利用干法刻蚀工艺，在NMOS有源区，刻蚀出深度为I. 5 2. 5 的深槽，将中间的氧化层刻透；利用化学汽相淀积(CVD)方法，在600 750°C，在(100)晶面衬底的NMOS有源区上选择性外延生长四层材料第一层是厚度为200 400nm的P型Si缓冲层，掺杂浓度为I 5X IO15CnT3 ;第二层是厚度为I. 3 2. Inm的P型SiGe渐变层，该层底部Ge组分是0%，顶部Ge组分是15 25%，掺杂浓度为I 5X IO15CnT3 ;第三层是Ge组分为15 25%，厚度为200 400nm的P型SiGe层，掺杂浓度为0. 5 5X1017cnT3，第四层是厚度为8 20nm的P型应变Si层，掺杂浓度为0. 5 5 X 1017cm_3，作为NMOS的沟道；利用湿法腐蚀，刻蚀掉表面的层SiO2 ；第四步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2，光刻NMOS以外区域，利用化学汽相淀积(CVD)方法，在600 750°C，在PMOS有源区上选择性外延生长三层材料第一层是厚度为200 400nm的N型Si缓冲层，掺杂浓度为0. 5 5 X 1017cnT3，第二层是厚度为8 20nm的N型SiGe应变层，Ge组分是15 25%，掺杂浓度为0. 5 5X 1017cm_3，作为PMOS的沟道；第三层是厚度为3 5nm的本征弛豫Si帽层，形成PMOS有源区；利用湿法腐蚀，刻蚀掉表面的层SiO2 ；第五步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2，光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为2. 5 3. 5iim的深槽，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2和一层SiN，将深槽内表面全部覆盖，最后淀积SiO2将深槽内填满，形成深槽隔离；第六步、光刻场氧区,利用干法刻蚀工艺,在场氧区刻蚀出深度为0. 3 0. 5iim的浅槽；再利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2 ;最后，用化学机械抛光(CMP)方法，除去多余的氧化层，形成浅槽隔离；第七步、在300 400°C，在有源区上用原子层化学汽相淀积(ALCVD)的方法淀积HfO2层，厚度为6 10nm，作为WOS和PMOS的栅介质，再利用化学汽相淀积(CVD)方法，在600 750°C，在栅介质层上淀积一层厚度为100 500nm的本征Poly-SiGe作为栅电极，Ge组分为10 30% ;光刻NMOS与PMOS栅介质与栅多晶，形成栅极；第八步、光刻NMOS有源区，对NMOS有源区进行N型离子注入，形成掺杂浓度为I 5 X IO18CnT3的N型轻掺杂源漏结构(N-LDD)区域；光刻PMOS有源区，对PMOS有源区进行P型离子注入，形成掺杂浓度为I 5 X IO18CnT3的P型轻掺杂源漏结构(P-LDD)区域；第九步、利用化学汽相淀积(CVD)方法，在600 800°C，在整个衬底上淀积一厚度为3 5nm的SiO2层，用干法刻蚀掉这层SiO2,形成NMOS和PMOS栅极侧墙；第十步、光刻NMOS有源区，在NMOS有源区进行N型离子注入，自对准生成NMOS的源区、漏区和栅极；光刻PMOS有源区，在PMOS有源区进行N型离子注入，自对准生成PMOS的源区、漏区和栅极；第^^一步、在整个衬底上用化学汽相淀积(CVD)方法，在600 800°C，淀积300 500nm厚的5102本文档来自技高网...
【技术保护点】
一种混合晶面双应变硅基CMOS集成器件，其特征在于，所述器件衬底为SOI材料。
【技术特征摘要】
【专利技术属性】
技术研发人员：张鹤鸣，李妤晨，宋建军，胡辉勇，宣荣喜，王斌，王海栋，郝跃，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：
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