与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器及制备方法技术

本发明专利技术涉及一种嵌入式动态存储器及制备方法，尤其是一种与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器及制备方法，属于集成电路的技术领域。按照本发明专利技术提供的技术方案，所述与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器，包括半导体基板及位于所述半导体基板内的至少一个存储单元，所述存储单元包括MOS晶体管及存储电容；所述MOS晶体管包括晶体管源极区及晶体管漏极区；所述晶体管源极区内有且仅有源极重掺杂区域，且晶体管漏极区内有且仅有漏极重掺杂区域。本发明专利技术结构紧凑，能与深亚微米CMOS逻辑工艺兼容，提高嵌入式动态存储器的数据保留时间，降低嵌入式动态存储器的使用成本，安全可靠。

【技术实现步骤摘要】

本专利技术涉及一种嵌入式动态存储器及制备方法，尤其是一种与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器及制备方法，属于集成电路的

技术介绍
通常对于片上系统，都会需要有一些嵌入式存储器，比如嵌入式静态存储器或嵌入式动态存储器。通常嵌入式静态存储器利用了六个MOS晶体管组成一个静态嵌入式存储器的比特单位，由此导致嵌入式静态存储器的面积较大。嵌入式动态存储器的面积比较小，但是工艺很特殊，通常跟深亚微米CMOS逻辑工艺不相容。嵌入式动态存储器有一定的数据保留的时间，在工业界通常需要八十毫秒。在深亚微米CMOS逻辑工艺中，由于深亚微米CMOS逻辑工艺的需求，导致集成电路的漏电很大，这样通过深亚微米CMOS逻辑工艺制备得到的嵌入式动态存储器的数据保留时间就达不到八十毫秒，不利于进一步降低嵌入式动态存储器的使用成本及推广。
技术实现思路
本专利技术的目的是克服现有技术中存在的不足，提供一种与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器及制备方法，其结构紧凑，能与深亚微米CMOS逻辑工艺兼容，提高嵌入式动态存储器的数据保留时间，降低嵌入式动态存储器的使用成本，安全可靠。按照本专利技术提供的技术方案，所述与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器，包括半导体基板及位于所述半导体基板内的至少一个存储单元，所述存储单元包括MOS晶体管及存储电容；所述MOS晶体管包括晶体管源极区及晶体管漏极区；所述晶体管源极区内有且仅有源极重掺杂区域，且晶体管漏极区内有且仅有漏极重掺杂区域。所述源极重掺杂区域与漏极重掺杂区域的导电类型相同。所述源极重掺杂区域与漏极重掺杂区域为向半导体基板内注入N型杂质离子形成。所述半导体基板内设有阱区，半导体基板的表面淀积有栅介质层，所述栅介质层覆盖于半导体基板的表面；阱区内设有邻域介质区域，所述领域介质区域从阱区向外延伸出阱区外，领域介质区域与上方的栅介质层相接触；栅介质层上设有第一浮栅电极及第二浮栅电极，第一浮栅电极及第二浮栅电极的两侧壁上均覆盖有侧面保护层，晶体管源极区与晶体管漏极区位于第二浮栅电极下方的两侧；晶体管漏极区内的漏极重掺杂区域位于第一浮栅电极、第二浮栅电极间侧壁上对应相邻的侧面保护层间，且晶体管漏极区内的漏极重掺杂区域与第一浮栅电极、第二浮栅电极间侧壁上相邻的侧面保护层相对应；晶体管源极区内的源极重掺杂区域与第二浮栅电极对应远离第一浮栅电极侧壁上的侧面保护层相对应，且晶体管源极区内的源极重掺杂区域在阱区内延伸后与领域介质区域相接触。所述半导体基板内的阱区通过在半导体基板内注入N型杂质离子或P型杂质离子形成。所述半导体基板的材料包括硅，半导体基板为P导电类型。所述栅介质层的材料包括二氧化硅；所述侧面保护层为氮化硅或二氧化硅。一种与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器制备方法，所述嵌入式动态存储器的制备方法包括如下步骤 a、提供半导体基板，所述半导体基板包括第一主面及与所述第一主面相对应分布的第二主面； b、在半导体基板的第一主面上进行所需的阻挡层淀积、阻挡层刻蚀及自对准离子注入，以在半导体基板内形成所需的阱区； C、在半导体基板内生成领域介质区域，所述领域介质区域从第一主面向下延伸，领域介质区域从阱区内向外延伸到阱区外； d、在半导体基板的第一主面上淀积栅介质层，所述栅介质层覆盖于半导体基板的第一主面上； e、在栅介质层上淀积浮栅电极材料，以在栅介质层上形成第一浮栅电极及第二浮栅电极； f、在上述栅介质层上淀积第二阻挡层，所述第二阻挡层覆盖在栅介质层、第一浮栅电极及第二浮栅电极上； g、去除上述第二阻挡层，并在第一浮栅电极及第二浮栅电极的两侧壁上淀积形成侧面保护层； h、在上述栅介质层进行所需的阻挡层淀积、阻挡层刻蚀，以在栅介质层上形成所需的第三阻挡层； i、利用上述第三阻挡层及侧面保护层在半导体基板的第一主面上进行所需杂质离子注入，以在阱区内形成晶体管源极区及晶体管漏极区； j、去除上述栅介质层上的第三阻挡层。所述领域介质区域的材料为二氧化硅。所述阱区为N导电类型阱区或P导电类型阱区。本专利技术的优点半导体基板内的至少一个存储单元，所述存储单元包括MOS晶体管及存储电容；所述MOS晶体管包括晶体管源极区及晶体管漏极区；所述晶体管源极区内有且仅有源极重掺杂区域，且晶体管漏极区内有且仅有漏极重掺杂区域，在MOS晶体管的晶体管源极区及晶体管漏极区内不设置LDD，来减小动态存储器的漏电流，漏电流减小后，提高存储在存储电容内的数据时间，结构紧凑，能与深亚微米CMOS逻辑工艺兼容，降低嵌入式动态存储器的使用成本，安全可靠。附图说明图I为现有嵌入式动态存储器的示意图。图疒图10为本专利技术实施例I的具体实施步骤剖视图，其中 图2为本专利技术半导体基板的剖视图。 图3为本专利技术在半导体基板内形成第一阱区后的剖视图。图4为本专利技术在半导体基板内形成领域介质区域后的剖视图。图5为本专利技术在半导体基板表面淀积栅介质层后的剖视图。图6为本专利技术在栅介质层上形成第一浮栅电极及第二浮栅电极后的剖视图。图7为本专利技术在栅介质层上形成第二阻挡层后的剖视图。图8为本专利技术在第一浮栅电极、第二浮栅电极的侧壁上形成侧面保护层后的剖视图。图9为本专利技术在半导体基板的第一主面上注入N型杂质离子的剖视图。图10为形成本专利技术实施例I结构后的剖视图。图11 图19为本专利技术实施例2的具体实施步骤剖视图，其中 图11为本专利技术半导体基板的剖视图。图12为本专利技术在半导体基板内形成第二阱区后的剖视图。图13为本专利技术在半导体基板内形成领域介质区域后的剖视图。图14为本专利技术在半导体基板表面淀积栅介质层后的剖视图。图15为本专利技术在栅介质层上形成第一浮栅电极及第二浮栅电极后的剖视图。图16为本专利技术在栅介质层上形成第二阻挡层后的剖视图。图17为本专利技术在第一浮栅电极、第二浮栅电极的侧壁上形成侧面保护层后的剖视图。图18为本专利技术在半导体基板的第一主面上注入N型杂质离子的剖视图。图19为形成本专利技术实施例2结构后的剖视图。附图标记说明1_半导体基板、2-第一阻挡层、3-第一阱区、4-领域介质区域、5-栅介质层、6-第一浮栅电极、7-第二浮栅电极、8-第二阻挡层、9-侧面保护层、10-第三阻挡层、11-晶体管源极区、12-晶体管漏极区、13-第二阱区、14-第一主面、15-第二主面、100-M0S晶体管及200-存储电容。具体实施例方式下面结合具体附图和实施例对本专利技术作进一步说明。如图I所示为现有嵌入式动态存储器的结构示意图，现有嵌入式动态存储器包括MOS晶体管100及存储电容200，存储电容200用来存储数据，MOS晶体管100用来控制存储电容200的读取、写入及擦除状态操作。现有嵌入式动态存储器与深亚微米CMOS逻辑工艺不兼容，MOS晶体管100的源极区包括源极重掺杂区域及源极轻掺杂区域，MOS晶体管的漏极区内包括漏极重掺杂区域及漏极轻掺杂区域，即MOS晶体管的源极区、漏极区均含有LDD (轻掺杂漏区)，MOS晶体管100内源极区、漏极区内设置LDD是用来减小热载流子效应。从图I中可以看出，嵌入式动态存储器存储数据的时间与漏电流的大小有关，现有嵌入式动态存储器的漏电流大小为交界处流向WL端的漏电流Ig、交界处流向BL端的漏电流1本文档来自技高网...

【技术保护点】
一种与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器，包括半导体基板（1）及位于所述半导体基板（1）内的至少一个存储单元，所述存储单元包括MOS晶体管及存储电容；所述MOS晶体管包括晶体管源极区（11）及晶体管漏极区（12）；其特征是：所述晶体管源极区（11）内有且仅有源极重掺杂区域，且晶体管漏极区（12）内有且仅有漏极重掺杂区域。

【技术特征摘要】

【专利技术属性】
技术研发人员：方英娇，
申请(专利权)人：无锡来燕微电子有限公司，
类型：发明
国别省市：