键合半导体结构及其形成方法技术

本发明专利技术的实施方式包括用于制造半导体结构且尤其用于改善包括经处理的半导体结构和半导体结构的键合半导体结构的平整度的方法和结构。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的各个实施例一般涉及用于形成半导体结构的方法和结构，且涉及使用这些方法和结构形成的所得结构，且更具体而言涉及用于形成光滑的平面半导体结构以将附加半导体结构附连到所述光滑平整的半导体结构的方法和结构。
技术介绍
两个或更多个半导体结构的三维(3D)集成在微电子应用中可能是有利的。例如，微电子器件的3D集成可以在减小总器件覆盖区(footprint)的同时导致改善的电性能和功耗。例如，参见Wiley-VCH 2008年出版的P. Carrou等人的标题为“The Handbook of 3DIntegration” 的出版物。半导体结构的3D集成可以通过多种方法实现，这些方法例如包括将一个或更多个半导体结构附连到包括多个器件结构的经处理的半导体结构。半导体结构到经处理的半导体结构的附连可以通过多种方法实现。当将半导体结构附连到经处理的半导体结构时，该半导体结构可以经历附加处理且本身可以用作用于附连其它半导体结构的接收基板。还应当注意，半导体结构的3D集成可以通过半导体管芯(die)到另一半导体管芯(S卩，管芯到管芯(D2D))的附连、半导体管芯到半导体晶片(即，管芯到晶片(D2W))的附连以及半导体晶片到另一半导体晶片(即，晶片到晶片(W2W))的附连或其组合实现。然而，将被彼此附连的结构(例如，经处理的半导体结构和半导体结构的附连表面)中的每一个的平滑度和平整度可能对完成的3D集成半导体结构的质量有影响。例如，当某一结构的3D集成包括经处理的半导体结构(半导体器件已经被处理)时，这些处理可能导致粗糙、不平整的表面。半导体结构到经处理的半导体结构的粗糙、不平整表面的后续附连可能导致半导体结构和经处理的半导体结构之间的不良粘合，这可能导致在后续处理期间半导体结构与经处理的半导体结构的不希望的分离。图1A-1C以介绍的方式例示用于形成3D集成结构的现有已知方法。图IA例示包括经处理的半导体结构102的半导体结构100。经处理的半导体结构可以包括导电区域104、电介质层106和器件基板108。导电区域104可以包括多个子区域，这些子区域例如包括阻挡(barrier)子区域和电极子区域。另外，导电区域104可以包括多种材料中的一种或更多种，这些材料例如是钴、钌、镍、钽、氮化钽、氧化铟、钨、氮化钨、氮化钛、铜和招。电介质层106可以包括多个层和多种材料，这些层或材料例如是聚酰亚胺、苯并环丁烯(BCB)、氮化硼、碳氮硼、多孔硅酸盐、氧化硅、氮化硅及其混合物(例如氮氧化硅)中的一个或更多个。器件基板108可以包括一个或更多个器件结构110。例如，该一个或更多个器件结构110可以包括一个或更多个开关结构(例如晶体管等)、发光结构(例如激光二极管、发光二极管等)、光接收结构(例如波导、分离器、混合器、光电二极管、太阳能电池、太阳能子电池等)和/或微机电系统结构(例如加速器、压力传感器等)。器件基板108可以包括多个层和多种材料，这些材料例如是硅、锗、碳化硅、III族砷化物、III族磷化物、III族氮化物、III族锑化物、蓝宝石、石英和氧化锌中的一个或更多个。在本专利技术的一些实施方式中，器件基板108可以包括金属氧化物半导体(CMOS)集成电路、晶体管-晶体管逻辑集成电路和NMOS逻辑集成电路中的一个或更多个。图IB例示包括经处理的半导体结构102的半导体结构115。经处理的半导体结构102可以包括电介质层106、器件基板108以及可以在去除导电区域104的一部分(以虚部示出)时限定的导电区域112。导电区域104的一部分可以被去除以制造多个导电区域112，其中该多个导电区域112可以提供存在于器件基板108内的器件结构110之间的电连接。可以通过诸如抛光、研磨的方法且在本专利技术的一些实施方式中通过化学机械抛光(CMP)方法去除导电区域104的一部分。用于形成导电区域112的这些工艺可以在本领域中称 为“Damascene”方法，且这些工艺的示例例如在Joshi等人于1993年在IEEE ElectronDevice Letters 的第 14 卷、第 3 期、第 129-132 页上的“A new Damascene structure forsubmicrometer wiring”一文中公开。如图IB所示，导电区域104的一部分的去除可以导致表面114下方的导电区域112的多个部分的去除(如虚线所示)且还可以导致电介质层106的多个部分的去除。表面114下方的导电区域112的多个部分的去除在本领域中可以称为“凹陷(dishing)”，且可以产生多个凹陷区域116。表面114下方的电介质层106的去除在本领域中可以称为“腐蚀(erosion)”，且可以产生多个腐蚀区域118。表面114下方导电区域112的多个部分和电介质层106的多个部分的去除可能使得表面112不平整且导致不平整表面120具有不希望的表面粗糙度。图IC例示半导体结构125，其包括经处理的半导体结构102和半导体结构122。半导体结构122可以在半导体结构122与经处理的半导体结构102之间的键合界面124处，经由键合附连到经处理的半导体结构102。由于经处理的半导体结构102的粗糙不平整表面120，键合界面124可能是不连续的，即键合界面可能包括键合区域和非键合区域。另外，由于用于去除导电区域104的多个部分的工艺而导致的多个凹陷区域116和多个腐蚀区域118可能导致多个非键合区域。由于半导体结构122和经处理的半导体结构102之间的非键合区的可能的高密度，在这两个结构之间(即，结构102和122之间)实现的键合强度可能不足以用于附加操作，例如，诸如加工和互补处理的附加操作。
技术实现思路
本专利技术的各个实施方式一般提供用于形成半导体结构的方法和结构，且更具体而言涉及用于形成光滑平整的半导体结构以附连到附加半导体结构的方法和结构。以本专利技术的实施方式简要地描述这些方法。提供专利技术概述是为了以简化的形式介绍在本专利技术的实施方式的详细描述中进一步描述的概念的选择。这种概述并不旨在识别所要求保护的主题的关键特征或本质特征，其也不旨在用于限制所要求保护的主题的范围。因此，在本专利技术的一些实施方式中，形成半导体结构的方法包括形成与经处理的半导体结构的不平整表面交叠的第一电介质膜以及平整化第一电介质膜的表面。可以形成与第一电介质膜的平整化表面交叠的第二电介质层，且半导体结构可以附连到第二电介质膜。在本专利技术的附加实施方式中，用于形成半导体结构的方法可以包括在经处理的半导体结构的表面中形成至少一个凹陷区域和至少一个腐蚀区域。该至少一个凹陷区域和至少一个腐蚀区域可以通过在经处理的半导体结构的表面上方沉积第一电介质膜且通过抛光工艺平整化该第一电介质膜而填充(plug)。可以沉积与第一电介质膜交叠的第二电介质膜，且半导体结构可以附连到第二电介质膜。本专利技术的各个实施方式还可以包括通过此处描述的方法形成的结构。在本专利技术的一些实施方式中，半导体结构包括经处理的半导体结构，该经处理的半导体结构包括不平整表面、与该不平整表面交叠的第一电介质膜以及与第一电介质膜交叠的第二电介质膜。本专利技术的实施方式还可以包括附连到第二电介质膜的半导体结构。 本专利技术的要素的其它方面和细节以及另选组合将从本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：M·萨达卡，R·艾奥努特，
申请(专利权)人：索泰克公司，
类型：发明
国别省市：